JPS643349B2 - - Google Patents
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- JPS643349B2 JPS643349B2 JP55077413A JP7741380A JPS643349B2 JP S643349 B2 JPS643349 B2 JP S643349B2 JP 55077413 A JP55077413 A JP 55077413A JP 7741380 A JP7741380 A JP 7741380A JP S643349 B2 JPS643349 B2 JP S643349B2
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- oxide film
- transistor
- sos
- mos
- silicon
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、SOS／MOSトランジスタ（Silicon
On Sapphire／Metal Oxide Semiconductor）
の製造方法に関するものである。
On Sapphire／Metal Oxide Semiconductor）
の製造方法に関するものである。
以下の説明に於ては説明の便宜上Ｎチヤネル
MOSトランジスタを想定して述べるが、Ｐチヤ
ネルMOSトランジスタでも不純物のタイプが異
なるだけで本質的には同じであり、これも当然本
発明に含まれる。
MOSトランジスタを想定して述べるが、Ｐチヤ
ネルMOSトランジスタでも不純物のタイプが異
なるだけで本質的には同じであり、これも当然本
発明に含まれる。
一般的なSOS／MOSトランジスタの概略構成
を模式的に示すと第１図の如くなる。図中、１が
サフアイア基板、２がシリコン単結晶膜、８がゲ
ート酸化膜、１０がゲートポリシリコンである。
こうした通常のSOS／MOSトランジスタは、そ
の構造上、サイドに寄生トランジスタが存在す
る。ここでサイドとは、第１図に示すごとく、ト
ランジスタの電流が流れる方向に対して垂直に切
つた断面の５０で示した部分である。このサイド
寄生トランジスタによる電流は、トランジスタ全
体として見ればリーク電流の原因となる場合が多
い。このため一般的にはサイド寄生トランジスタ
の閾値を本来のトランジスタよりも上げる必要が
ある。
を模式的に示すと第１図の如くなる。図中、１が
サフアイア基板、２がシリコン単結晶膜、８がゲ
ート酸化膜、１０がゲートポリシリコンである。
こうした通常のSOS／MOSトランジスタは、そ
の構造上、サイドに寄生トランジスタが存在す
る。ここでサイドとは、第１図に示すごとく、ト
ランジスタの電流が流れる方向に対して垂直に切
つた断面の５０で示した部分である。このサイド
寄生トランジスタによる電流は、トランジスタ全
体として見ればリーク電流の原因となる場合が多
い。このため一般的にはサイド寄生トランジスタ
の閾値を本来のトランジスタよりも上げる必要が
ある。
そしてその具体的手段としては従来、サイドの
等価的なゲート酸化膜を厚くする方法とサイドの
不純物濃度を上げる方法とが行なわれて来た。
等価的なゲート酸化膜を厚くする方法とサイドの
不純物濃度を上げる方法とが行なわれて来た。
サイドの等価的なゲート酸化膜を厚くする方法
として従来の技術を駆使しようとするならば、所
謂LOCOS技術を適用して第２図ａに示すごとく、
トランジスタ領域を除くすべてのシリコン膜領域
を窒化膜を利用して厚く選択酸化所謂LOCOS酸
化膜１１としてしまう方法と、第２図ｂに示すご
とく、トランジスタ領域以外のシリコンを一度エ
ツチオフした後、選択酸化によつてサイドに厚い
酸化膜６を得る方法とが考えられる。第２図ａ，
ｂにおいて第１図と同じ記号を付した個所は、第
１図の個所と同等のものである。しかし第２図ａ
のエピタキシヤルシリコン膜全てを酸化する場合
はSOS／MOSには不適当な長時間の熱工程が必
要になるという欠点がある。これを防ぐために、
トランジスタ以外のシリコンを一部エツチした
後、この領域のシリコンを全て酸化するという方
法も考えられたが、この方法はシリコンの一部エ
ツチの判定が困難であるという欠点があつた。
として従来の技術を駆使しようとするならば、所
謂LOCOS技術を適用して第２図ａに示すごとく、
トランジスタ領域を除くすべてのシリコン膜領域
を窒化膜を利用して厚く選択酸化所謂LOCOS酸
化膜１１としてしまう方法と、第２図ｂに示すご
とく、トランジスタ領域以外のシリコンを一度エ
ツチオフした後、選択酸化によつてサイドに厚い
酸化膜６を得る方法とが考えられる。第２図ａ，
ｂにおいて第１図と同じ記号を付した個所は、第
１図の個所と同等のものである。しかし第２図ａ
のエピタキシヤルシリコン膜全てを酸化する場合
はSOS／MOSには不適当な長時間の熱工程が必
要になるという欠点がある。これを防ぐために、
トランジスタ以外のシリコンを一部エツチした
後、この領域のシリコンを全て酸化するという方
法も考えられたが、この方法はシリコンの一部エ
ツチの判定が困難であるという欠点があつた。
第２図ｂに示すサイドのみ厚い酸化膜を成長さ
せる方法では、図にも示したごとくサフアイア界
面近くでくぼみ１２が生じるため、通常のポリシ
リコンゲート構造ではデポジツトしたポリシリコ
ンがくぼみまで回り込んでしまい、その後の工程
においてゲートポリシリコン１０をエツチングし
ようとしたときに第２図ｃに示すごとく、ソー
ス、ドレイン領域ではポリシリコンが１３のよう
に残存することになる。この残存ポリシリコン１
３はソース、ドレインのコンタクトでゲートとシ
ヨートする原因になるので好ましくない。このよ
うな理由から従来の技術を単に駆使しようとする
考え、即ち第２図、ｂ，ｃに示す方法は一般的に
は使用できなかつた。従つて、むしろ、サイド酸
化膜厚は、本来のトランジスタのゲート酸化膜形
成工程で同時にできる酸化膜厚をそのまま利用す
るという第３図の構造を取る方が有利であつた。
しかしこの場合は、サイドの寄生トランジスタを
無効にするためには前述した様にサイドの不純物
濃度を少なくとも表面より濃くして閾値電圧を上
げる必要がある。ところが、SOS／MOSはその
構造上、シリコン単結晶膜２中に広がる空乏層１
４は、第３図に示す様になるため、サイドの寄生
トランジスタは通常の表面型トランジスタに比べ
て、いわゆる形状効果（二次元効果）を受けやす
い。従つて均一濃度基板を使用するか、あるいは
通常の表面型トランジスタにおいて施されている
所謂チヤネルドープを利用するだけでは、サイド
寄生トランジスタの閾値電圧は通常の表面型トラ
ンジスタのそれより低くなり、リーク特性は悪く
なる。このため前記の理由から第３図に示すよう
な構造とするときにはサイドのみに別の方法でチ
ヤネルドープを施こさなくてはならないという製
造上の欠点があつた。
せる方法では、図にも示したごとくサフアイア界
面近くでくぼみ１２が生じるため、通常のポリシ
リコンゲート構造ではデポジツトしたポリシリコ
ンがくぼみまで回り込んでしまい、その後の工程
においてゲートポリシリコン１０をエツチングし
ようとしたときに第２図ｃに示すごとく、ソー
ス、ドレイン領域ではポリシリコンが１３のよう
に残存することになる。この残存ポリシリコン１
３はソース、ドレインのコンタクトでゲートとシ
ヨートする原因になるので好ましくない。このよ
うな理由から従来の技術を単に駆使しようとする
考え、即ち第２図、ｂ，ｃに示す方法は一般的に
は使用できなかつた。従つて、むしろ、サイド酸
化膜厚は、本来のトランジスタのゲート酸化膜形
成工程で同時にできる酸化膜厚をそのまま利用す
るという第３図の構造を取る方が有利であつた。
しかしこの場合は、サイドの寄生トランジスタを
無効にするためには前述した様にサイドの不純物
濃度を少なくとも表面より濃くして閾値電圧を上
げる必要がある。ところが、SOS／MOSはその
構造上、シリコン単結晶膜２中に広がる空乏層１
４は、第３図に示す様になるため、サイドの寄生
トランジスタは通常の表面型トランジスタに比べ
て、いわゆる形状効果（二次元効果）を受けやす
い。従つて均一濃度基板を使用するか、あるいは
通常の表面型トランジスタにおいて施されている
所謂チヤネルドープを利用するだけでは、サイド
寄生トランジスタの閾値電圧は通常の表面型トラ
ンジスタのそれより低くなり、リーク特性は悪く
なる。このため前記の理由から第３図に示すよう
な構造とするときにはサイドのみに別の方法でチ
ヤネルドープを施こさなくてはならないという製
造上の欠点があつた。
本発明の目的は、上記第２図ａ，ｂ，ｃ及び第
３図を用いて説明した従来方法の欠点を克服する
ために、基本的には第３図に示す構造を取りなが
らも、特別余分なチヤネルドープを施すことなく
サイド寄生トランジスタに間する基板不純物濃度
を上げ、サイドトランジスタによるリークを無視
できる様なSOS／MOSトランジスタの製造方法
を大量生産するのに適したものとして提供するこ
とにある。
３図を用いて説明した従来方法の欠点を克服する
ために、基本的には第３図に示す構造を取りなが
らも、特別余分なチヤネルドープを施すことなく
サイド寄生トランジスタに間する基板不純物濃度
を上げ、サイドトランジスタによるリークを無視
できる様なSOS／MOSトランジスタの製造方法
を大量生産するのに適したものとして提供するこ
とにある。
本発明によるMOSトランジスタの製造方法は、
絶縁基板上にエピタキシヤル成長させたシリコン
層に形成されるSOS／MOSトランジスタに於て、
シリコン窒化膜を利用した選択的な熱酸化により
トランジスタのサイドにいわゆるバードビーク
（bird′s beak）を形成した後、通常のSOS／
MOSで必要な深いチヤネルドープでサイドの不
純物濃度を上げ、寄生トランジスタの閾値電圧を
コントロールすることを特徴とし、リークの少な
いSOS／MOSトランジスタを容易かつ確実に製
造し得る卓絶した効果を発揮するものである。
絶縁基板上にエピタキシヤル成長させたシリコン
層に形成されるSOS／MOSトランジスタに於て、
シリコン窒化膜を利用した選択的な熱酸化により
トランジスタのサイドにいわゆるバードビーク
（bird′s beak）を形成した後、通常のSOS／
MOSで必要な深いチヤネルドープでサイドの不
純物濃度を上げ、寄生トランジスタの閾値電圧を
コントロールすることを特徴とし、リークの少な
いSOS／MOSトランジスタを容易かつ確実に製
造し得る卓絶した効果を発揮するものである。
次に本発明の基本的な原理を説明する。
一般的にSOS／MOS特にCMOS構成では基板
不純物濃度のコントロールはイオン注入技術によ
つて行なう。この場合、SOS／MOS特有のリー
ク現象とパンチスルー現象とを防ぐ意味から、表
面だけでなくSi−サフアイア界面近くに分布の中
心を持つてくるいわゆるバツクドープも必要にな
る。ところが第４図ａに示した構造のSOS／
MOSでは表面ドープとバツクドープ分布の中心
は各々点線１５及び１６で示した通りとなり、サ
イドに特別なチヤネルドープを施さない限りサイ
ドトランジスタの閾値電圧は形状効果によつて通
常の表面型トランジスタのそれより低くなること
は前述した通りである。しかし一般にバツクドー
プは表面ドープに比べ１ケタ以上ドーズ量が多い
ので、もしこのバツクドープをサイドトランジス
タの閾値コントロールに利用できればサイドに特
別なチヤネルドープを施さなくてもサイドトラン
ジスタによるリークを低減できるはずである。す
なわちシリコンアイランド２を形成した後、窒化
膜等を利用した選択酸化によつて第４図ｂに示す
ごとく点線で丸く囲んで示したようなバードビー
ク１７を形成し、しかる後に深いチヤネルドープ
を施せばその分布の中心は点線１８で示す様にサ
イドで表面まで持つて来ることが可能となる。バ
ードビークの形状は、E.Bassous等がジヤーナル
オブ エレクトロケミカル ソサイエテイ（J.
Electrochem.Soc.）誌Vol.123、No.11、PP1729−
1737に示しているごとく、窒化膜厚と下敷酸化膜
厚である程度コントロールできるので、サイド表
面近くの不純物プロフアイルもさほどの困難もな
く量産的にコントロールすることが可能となる。
不純物濃度のコントロールはイオン注入技術によ
つて行なう。この場合、SOS／MOS特有のリー
ク現象とパンチスルー現象とを防ぐ意味から、表
面だけでなくSi−サフアイア界面近くに分布の中
心を持つてくるいわゆるバツクドープも必要にな
る。ところが第４図ａに示した構造のSOS／
MOSでは表面ドープとバツクドープ分布の中心
は各々点線１５及び１６で示した通りとなり、サ
イドに特別なチヤネルドープを施さない限りサイ
ドトランジスタの閾値電圧は形状効果によつて通
常の表面型トランジスタのそれより低くなること
は前述した通りである。しかし一般にバツクドー
プは表面ドープに比べ１ケタ以上ドーズ量が多い
ので、もしこのバツクドープをサイドトランジス
タの閾値コントロールに利用できればサイドに特
別なチヤネルドープを施さなくてもサイドトラン
ジスタによるリークを低減できるはずである。す
なわちシリコンアイランド２を形成した後、窒化
膜等を利用した選択酸化によつて第４図ｂに示す
ごとく点線で丸く囲んで示したようなバードビー
ク１７を形成し、しかる後に深いチヤネルドープ
を施せばその分布の中心は点線１８で示す様にサ
イドで表面まで持つて来ることが可能となる。バ
ードビークの形状は、E.Bassous等がジヤーナル
オブ エレクトロケミカル ソサイエテイ（J.
Electrochem.Soc.）誌Vol.123、No.11、PP1729−
1737に示しているごとく、窒化膜厚と下敷酸化膜
厚である程度コントロールできるので、サイド表
面近くの不純物プロフアイルもさほどの困難もな
く量産的にコントロールすることが可能となる。
これが本発明に横たわる技術思想の基本であ
る。
る。
以下第５図ａからｆに至る一連の工程図を用い
て本発明の典型的な一実施例についてその製造方
法を説明し、本発明の説明にかえる。
て本発明の典型的な一実施例についてその製造方
法を説明し、本発明の説明にかえる。
第５図ａは、サフアイア基板１上に成長させた
シリコン基板２（厚さ0.4μｍ）に約50〜100Åの
下敷酸化膜３、約500ÅのCVD窒化膜４及び約
1000ÅのCVD酸化膜５を形成したところである。
第５図ｂは、CVD酸化膜５をレジストを用いて
パターニングした後、窒化膜４の必要な部分を残
し、この窒化膜４をマスクとして下敷酸化膜３の
一部を取り除いた後、シリコン基板をヒドラジン
などを用いてテーパエツチしたところである。こ
のテーパエツチ面は（111）である。第５図ｃは、
窒化膜４を利用してテーパエツチ面のみを選択酸
化して約3000Åの酸化膜を成長させたところであ
る。このバードビークの高さは約2500Åになる。
第５図ｄは、ボロンを110Kevの加速エネルギー
で１〜２×1013／cm2打ち込み、窒化膜４を除去し
たところである。所定の厚みと曲がりとを備えた
領域７は打ち込み直後の比較的高濃度のボロンが
分布している領域であり、バツクチヤネルによる
リークをおさえることとパンチスルーを防ぐこと
とを本来の目的とする。サイド酸化膜６のバード
ビーク１７によるもり上りのため、基板２のサイ
ドにはこのボロンの高濃度領域が上に持ち上つた
形で曲り有効に接触する。第５図ｅは酸化膜３及
び６を除いた後ゲート酸化膜８を形成し、ゲート
酸化膜８の直下に40Kevの加速エネルギーでボロ
ンを９のように打ち込んだ所である。これは形成
するトランジスタの閾値電圧をコントロールする
ことが目的である。第５図ｆはゲートポリシリコ
ン１０を形成し、ソース、ドレイン形成の一般的
な熱工程を経たところである。高濃度Ｐ型領域７
はこの熱処理によつて拡散されサイド全域に広が
つている。この第５図ｆが本発明の製造方法によ
る最終的なSOS／MOSトランジスタの完成図で
ある。
シリコン基板２（厚さ0.4μｍ）に約50〜100Åの
下敷酸化膜３、約500ÅのCVD窒化膜４及び約
1000ÅのCVD酸化膜５を形成したところである。
第５図ｂは、CVD酸化膜５をレジストを用いて
パターニングした後、窒化膜４の必要な部分を残
し、この窒化膜４をマスクとして下敷酸化膜３の
一部を取り除いた後、シリコン基板をヒドラジン
などを用いてテーパエツチしたところである。こ
のテーパエツチ面は（111）である。第５図ｃは、
窒化膜４を利用してテーパエツチ面のみを選択酸
化して約3000Åの酸化膜を成長させたところであ
る。このバードビークの高さは約2500Åになる。
第５図ｄは、ボロンを110Kevの加速エネルギー
で１〜２×1013／cm2打ち込み、窒化膜４を除去し
たところである。所定の厚みと曲がりとを備えた
領域７は打ち込み直後の比較的高濃度のボロンが
分布している領域であり、バツクチヤネルによる
リークをおさえることとパンチスルーを防ぐこと
とを本来の目的とする。サイド酸化膜６のバード
ビーク１７によるもり上りのため、基板２のサイ
ドにはこのボロンの高濃度領域が上に持ち上つた
形で曲り有効に接触する。第５図ｅは酸化膜３及
び６を除いた後ゲート酸化膜８を形成し、ゲート
酸化膜８の直下に40Kevの加速エネルギーでボロ
ンを９のように打ち込んだ所である。これは形成
するトランジスタの閾値電圧をコントロールする
ことが目的である。第５図ｆはゲートポリシリコ
ン１０を形成し、ソース、ドレイン形成の一般的
な熱工程を経たところである。高濃度Ｐ型領域７
はこの熱処理によつて拡散されサイド全域に広が
つている。この第５図ｆが本発明の製造方法によ
る最終的なSOS／MOSトランジスタの完成図で
ある。
本発明の製造方法によれば第５図ｄに示したご
とく深いチヤネルドープを利用することによつ
て、特別のチヤネルドープを必要とすることなし
にサイドとバツクの不純物濃度をあげることがで
き、本来のトランジスタの特性をそこねることな
く、サイド寄生トランジスタによるリークを減少
させることができる。
とく深いチヤネルドープを利用することによつ
て、特別のチヤネルドープを必要とすることなし
にサイドとバツクの不純物濃度をあげることがで
き、本来のトランジスタの特性をそこねることな
く、サイド寄生トランジスタによるリークを減少
させることができる。
以上の説明では、説明の便宜上、典型的でしか
も簡単な一実施例についてのみ述べて来たが、本
発明はこの様な実施例にのみ限定されるものでは
ない。
も簡単な一実施例についてのみ述べて来たが、本
発明はこの様な実施例にのみ限定されるものでは
ない。
たとえば第５図ａ，ｂ，ｃの窒化膜４は熱酸化
に対して安定かつ密着性の良いものであれば他の
膜でも良く、これも当然本発明に含まれる。
に対して安定かつ密着性の良いものであれば他の
膜でも良く、これも当然本発明に含まれる。
第１図は一般的はSOS／MOSトランジスタの
概略構成を模式的に示した図、第２図ａ，ｂ，ｃ
は従来技術の問題点を説明するための模式図、第
３図は従来構造のうちその製造上の欠点を本発明
で解決しようとするものを説明するための模式
図、第４図ａは従来方法で第３図の構成を実現し
ようとしたときの問題点を説明するための模式
図、第４図ｂは本発明の製造方法の特徴及び利点
を説明するための模式図、第５図ａ，ｂ，ｃ，
ｄ，ｅ，ｆの各図は本発明の一実施例についてそ
の工程順を追つて示した模式図である。 １……サフアイア基板、２……シリコン単結晶
膜（基板シリコン）、３……下敷酸化膜、４……
CVD窒化膜、５……CVD酸化膜、６……サイド
熱酸化膜、７……２のうち深いチヤネルドープに
よる、不純物濃度が比較的濃い領域、８……ゲー
ト酸化膜、９……２のうち浅いチヤネルドープに
よる、不純物濃度が比較的薄い領域、１０……ゲ
ートポリシリコン、１１……LOCOS酸化膜、１
２……６の形成時に生じたくぼみ、１３……残存
ポリシリコン、１４……２のうち空乏層化した領
域、１５……浅いチヤネルドープの分布の中心、
１６……深いチヤネルドープの分布の中心、１７
……バードビーク、１８……深いチヤネルドープ
の分布の中心、５０……SOS／MOSトランジス
タのサイド。
概略構成を模式的に示した図、第２図ａ，ｂ，ｃ
は従来技術の問題点を説明するための模式図、第
３図は従来構造のうちその製造上の欠点を本発明
で解決しようとするものを説明するための模式
図、第４図ａは従来方法で第３図の構成を実現し
ようとしたときの問題点を説明するための模式
図、第４図ｂは本発明の製造方法の特徴及び利点
を説明するための模式図、第５図ａ，ｂ，ｃ，
ｄ，ｅ，ｆの各図は本発明の一実施例についてそ
の工程順を追つて示した模式図である。 １……サフアイア基板、２……シリコン単結晶
膜（基板シリコン）、３……下敷酸化膜、４……
CVD窒化膜、５……CVD酸化膜、６……サイド
熱酸化膜、７……２のうち深いチヤネルドープに
よる、不純物濃度が比較的濃い領域、８……ゲー
ト酸化膜、９……２のうち浅いチヤネルドープに
よる、不純物濃度が比較的薄い領域、１０……ゲ
ートポリシリコン、１１……LOCOS酸化膜、１
２……６の形成時に生じたくぼみ、１３……残存
ポリシリコン、１４……２のうち空乏層化した領
域、１５……浅いチヤネルドープの分布の中心、
１６……深いチヤネルドープの分布の中心、１７
……バードビーク、１８……深いチヤネルドープ
の分布の中心、５０……SOS／MOSトランジス
タのサイド。
Claims (1)
- １ 絶縁基板上にエピタキシヤル成長させたシリ
コン層に形成されるMOSトランジスタ（SOS／
MOS）に於て、シリコン窒化膜を利用した選択
的な熱酸化によりMOSトランジスタのサイドに
比較的厚いシリコン酸化膜いわゆるバードピーク
を形成した後、通常のSOS／MOSトランジスタ
に必要な高濃度の深いチヤネルドープを行うと同
時に上記シリコン酸化膜を通して不純物導入を行
ないサイドの不純物濃度を上げることによりサイ
ドに生ずるトランジスタの閾値電圧をコントロー
ルする、ことを特徴とするSOS／MOSトランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7741380A JPS574163A (en) | 1980-06-09 | 1980-06-09 | Manufacture of sos/mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7741380A JPS574163A (en) | 1980-06-09 | 1980-06-09 | Manufacture of sos/mos transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS574163A JPS574163A (en) | 1982-01-09 |
| JPS643349B2 true JPS643349B2 (ja) | 1989-01-20 |
Family
ID=13633239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7741380A Granted JPS574163A (en) | 1980-06-09 | 1980-06-09 | Manufacture of sos/mos transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS574163A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW274628B (ja) * | 1994-06-03 | 1996-04-21 | At & T Corp |
-
1980
- 1980-06-09 JP JP7741380A patent/JPS574163A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS574163A (en) | 1982-01-09 |
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