JPH02308332A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02308332A JPH02308332A JP12980589A JP12980589A JPH02308332A JP H02308332 A JPH02308332 A JP H02308332A JP 12980589 A JP12980589 A JP 12980589A JP 12980589 A JP12980589 A JP 12980589A JP H02308332 A JPH02308332 A JP H02308332A
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- JP
- Japan
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- data
- unit
- address
- data unit
- instruction
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は情報の並列処理を行う情報処理装置に関する
ものである。
ものである。
従来、この種の情報処理装置として第２図に示すような
ものがあった。この第２図はＣａｒｌ Ｄｏｂｂｓ＋Ｐ
ａｕｌ Ｒｅｅｄ ａｎｄ Ｔｏｍｍｙ Ｎｇ 著：
Ｓｕｐｅｒｃｏｍｐｕｔｉｎｇｏｎ Ｃｈｉｐ、ＶＩＳ
ｒ ＳＶＳＴＥＭＳ ＤＥＳＩＧＮ Ｖｏｌ、ＩＸ、Ｎ
ｏ、５．Ｍａｙ１９８８、 ｐｐ２４−３３に示された
構成に基づくもので、図において、２０１は整数演算や
論理演算などを行う整数ユニット、２０２は浮動小数点
演算などを行う浮動小数点ユニット、２０３はデータキ
ャッシュとレジスタファイル間でデータの読み出し又は
書き込み処理を行うデータユニット、２０４は上記演算
に必要な情報などを格納するレジスタファイル、２０５
はレジスタ競合の検出と回避を行うスコアボード、２０
６は命令のフェッチ、復号そして上記各ユニットへのデ
ータ転送を行う命令フェッチユニット、２０７は内部バ
ス、２０８はデータユニット２０３とデータキャッシュ
２１０間で命令のアドレスのやり取りをするアドレスバ
ス、２０９はデータユニット２０３とデータキャッシュ
２１０間でデータのやり取りをするデータバスである。
ものがあった。この第２図はＣａｒｌ Ｄｏｂｂｓ＋Ｐ
ａｕｌ Ｒｅｅｄ ａｎｄ Ｔｏｍｍｙ Ｎｇ 著：
Ｓｕｐｅｒｃｏｍｐｕｔｉｎｇｏｎ Ｃｈｉｐ、ＶＩＳ
ｒ ＳＶＳＴＥＭＳ ＤＥＳＩＧＮ Ｖｏｌ、ＩＸ、Ｎ
ｏ、５．Ｍａｙ１９８８、 ｐｐ２４−３３に示された
構成に基づくもので、図において、２０１は整数演算や
論理演算などを行う整数ユニット、２０２は浮動小数点
演算などを行う浮動小数点ユニット、２０３はデータキ
ャッシュとレジスタファイル間でデータの読み出し又は
書き込み処理を行うデータユニット、２０４は上記演算
に必要な情報などを格納するレジスタファイル、２０５
はレジスタ競合の検出と回避を行うスコアボード、２０
６は命令のフェッチ、復号そして上記各ユニットへのデ
ータ転送を行う命令フェッチユニット、２０７は内部バ
ス、２０８はデータユニット２０３とデータキャッシュ
２１０間で命令のアドレスのやり取りをするアドレスバ
ス、２０９はデータユニット２０３とデータキャッシュ
２１０間でデータのやり取りをするデータバスである。
次に動作について説明する。命令フェッチユニット２０
６は命令のフェッチ、復号、転送の３つのステージにパ
イプライン化されていて、１クロツクでフェッチを完了
した後、命令を復号ステージに渡す。復号ステージで命
令を部分的に復号し、演算に必要なオペランドを命令に
対応する機能ユニットにレジスタファイル２０４からプ
リフェッチしてあげるためにスコアボード２０５にレジ
スタ要求を出す。レジスタファイル２０４の各レジスタ
はスコアボード・ビットを持っていて、そのスコアボー
ド・ビットはそのレジスタがストールされている時はセ
ットされ、データ操作が完了したらクリアされる。命令
フェッチユニット２０６からレジスタ要求を受は取った
スコアボード２０５はスコアボード・ビットを８周べ、
クリア状態である場合だけ命令フェッチユニット２０６
に利用可能のシグナルを送る。スコアボード２０５から
利用可能のシグナルを受けた命令フェッチユニット２０
６は命令を対応する機能ユニットに転送すると同時に命
令のフェッチを行う。各機能ユニットも数段のバイブラ
インステージを持ち、プリフェッチされたオペランドを
用いて命令を実行する。
６は命令のフェッチ、復号、転送の３つのステージにパ
イプライン化されていて、１クロツクでフェッチを完了
した後、命令を復号ステージに渡す。復号ステージで命
令を部分的に復号し、演算に必要なオペランドを命令に
対応する機能ユニットにレジスタファイル２０４からプ
リフェッチしてあげるためにスコアボード２０５にレジ
スタ要求を出す。レジスタファイル２０４の各レジスタ
はスコアボード・ビットを持っていて、そのスコアボー
ド・ビットはそのレジスタがストールされている時はセ
ットされ、データ操作が完了したらクリアされる。命令
フェッチユニット２０６からレジスタ要求を受は取った
スコアボード２０５はスコアボード・ビットを８周べ、
クリア状態である場合だけ命令フェッチユニット２０６
に利用可能のシグナルを送る。スコアボード２０５から
利用可能のシグナルを受けた命令フェッチユニット２０
６は命令を対応する機能ユニットに転送すると同時に命
令のフェッチを行う。各機能ユニットも数段のバイブラ
インステージを持ち、プリフェッチされたオペランドを
用いて命令を実行する。
データユニット２０３も１つの機能ユニットであり、３
つのステージにパイプライン化されている。ステージ１
では、受は付けた命令のメモリアドレスの計算を行い、
計算結果を次のステージに渡す。ステージ２では、送ら
れてきたアドレスに基づいてアドレスバス２０８を駆動
する。送られてきた命令がストア命令の場合、このステ
ージでストアされるデータをレジスタファイル２０４か
らフェッチしてアドレスバス２０８にアドレスを、デー
タバス２０９にデータをのせる。ステージ３では、デー
タキャッシュ２１０の反応を監視する。
つのステージにパイプライン化されている。ステージ１
では、受は付けた命令のメモリアドレスの計算を行い、
計算結果を次のステージに渡す。ステージ２では、送ら
れてきたアドレスに基づいてアドレスバス２０８を駆動
する。送られてきた命令がストア命令の場合、このステ
ージでストアされるデータをレジスタファイル２０４か
らフェッチしてアドレスバス２０８にアドレスを、デー
タバス２０９にデータをのせる。ステージ３では、デー
タキャッシュ２１０の反応を監視する。
ロード命令の場合、このステージでデータバス２０９を
読み、データを取り込む。
読み、データを取り込む。
従来の情報処理装置は以上のように構成されているので
、データユニットは個々のロード命令の度にメモリアク
セスを行わなければならず、演算性能がいかに向上しよ
うとも多くの処理時間を要するところの外部とのデータ
のやりとりが多くては、思ったように処理性能が向上し
ないという問題点があった。
、データユニットは個々のロード命令の度にメモリアク
セスを行わなければならず、演算性能がいかに向上しよ
うとも多くの処理時間を要するところの外部とのデータ
のやりとりが多くては、思ったように処理性能が向上し
ないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、メモリ参照の時間的そして空間的な局所性を
利用して、高速のメモリアクセスを行うことのできる情
報処理装置を得ることを目的とする。
たもので、メモリ参照の時間的そして空間的な局所性を
利用して、高速のメモリアクセスを行うことのできる情
報処理装置を得ることを目的とする。
この発明に係る情報処理装置は、データユニット１０１
に複数個のデータをストックするストック手段１０１ａ
を設け、データキャッシュ１０３にはデータユニット１
０１から要求されたデータのメモリアドレスをＮとする
と、要求されたＮ番地のデータと（Ｎ＋１）番地のデー
タを同時にデータユニット１０１に転送する転送手段１
０３ａを設けたことを特徴とするものである。
に複数個のデータをストックするストック手段１０１ａ
を設け、データキャッシュ１０３にはデータユニット１
０１から要求されたデータのメモリアドレスをＮとする
と、要求されたＮ番地のデータと（Ｎ＋１）番地のデー
タを同時にデータユニット１０１に転送する転送手段１
０３ａを設けたことを特徴とするものである。
データユニット１０１のストック手段１０１ａは複数個
のデータをストックする。データキャッシュ１０３の転
送手段１０３ａは、データユニット１０１から要求され
たＮ番地のデータと（Ｎ＋１）番地のデータを同時にデ
ータユニット１０１に転送する。
のデータをストックする。データキャッシュ１０３の転
送手段１０３ａは、データユニット１０１から要求され
たＮ番地のデータと（Ｎ＋１）番地のデータを同時にデ
ータユニット１０１に転送する。
第１図はこの発明の一実施例に係る情報処理装置の構成
を示すブロック図であり、第２図に示す構成要素に対応
するものには同一の符号を付し、その説明を省略する。
を示すブロック図であり、第２図に示す構成要素に対応
するものには同一の符号を付し、その説明を省略する。
第１図において、１０１は複数個のデータをストックす
るストック手段１０１ａを持ったデータユニット、１０
３はデータユニット１０１から要求されたデータのメモ
リアドレスをＮとすると、要求されたＮ番地のデータと
（Ｎ＋１）番地のデータを同時にデータユニソト１０１
に転送する転送手段１０３ａを持ったデータキャッシュ
である。また、１０２はデータキャッシュ１０３とデー
タユニット１０１間でのデータのやり取りを行うデータ
バスである。
るストック手段１０１ａを持ったデータユニット、１０
３はデータユニット１０１から要求されたデータのメモ
リアドレスをＮとすると、要求されたＮ番地のデータと
（Ｎ＋１）番地のデータを同時にデータユニソト１０１
に転送する転送手段１０３ａを持ったデータキャッシュ
である。また、１０２はデータキャッシュ１０３とデー
タユニット１０１間でのデータのやり取りを行うデータ
バスである。
次に動作について説明する。データユニット１０１は、
従来装置と同様３つのパイプライン・−ステージに分割
されていて、メモリアクセス命令を受は取ると第１ステ
ージでメモリアドレスの計算を行う。第１ステージで計
算されたメモリアドレスをＮとする。受は付けた命令が
ストア命令の場合、従来装置と同様な計算が終了すると
命令は第２ステージに渡される。受は付けた命令がロー
ド命令の場合、計算したメモリアドレスＮとデータユニ
ット１０１内のストック手段１０１ａにストックされた
データのアドレスと比較する。比較の結果、一致するも
のがあれば、メモリアクセスを行うことなく一致したア
ドレスに対応するデータをレジスタファイル２０４に書
き込む。一致するものがなければ、メモリアクセスを行
うために命令を第２ステージに渡す。第２ステージでは
、アドレスバス２０８及びデータバス１０２を駆動し、
命令の実行に必要なデータのメモリアドレスＮをデータ
キャッシュ１０３に知らせ、命令を第３ステージに渡す
。データユニット１０１からメモリアドレスＮを受は取
ったデータキャッシュ１０３は、要求されたＮ番地のデ
ータと（Ｎ＋１）番地のデータを２本のデータバス１０
２を使って、転送手段１０３ａによって同時にデータユ
ニット１０１に転送する。第３ステージでは、データキ
ャッシュ１０３から送られてくる２つのデータのうち命
令の実行に必要なデータをレジスタファイル２０４に書
き込むと同時に、２つのデータでデータユニット１０１
内のデータを置き換える。ここでスト・７りされたデー
タは、次のロード命令の時参照される。
従来装置と同様３つのパイプライン・−ステージに分割
されていて、メモリアクセス命令を受は取ると第１ステ
ージでメモリアドレスの計算を行う。第１ステージで計
算されたメモリアドレスをＮとする。受は付けた命令が
ストア命令の場合、従来装置と同様な計算が終了すると
命令は第２ステージに渡される。受は付けた命令がロー
ド命令の場合、計算したメモリアドレスＮとデータユニ
ット１０１内のストック手段１０１ａにストックされた
データのアドレスと比較する。比較の結果、一致するも
のがあれば、メモリアクセスを行うことなく一致したア
ドレスに対応するデータをレジスタファイル２０４に書
き込む。一致するものがなければ、メモリアクセスを行
うために命令を第２ステージに渡す。第２ステージでは
、アドレスバス２０８及びデータバス１０２を駆動し、
命令の実行に必要なデータのメモリアドレスＮをデータ
キャッシュ１０３に知らせ、命令を第３ステージに渡す
。データユニット１０１からメモリアドレスＮを受は取
ったデータキャッシュ１０３は、要求されたＮ番地のデ
ータと（Ｎ＋１）番地のデータを２本のデータバス１０
２を使って、転送手段１０３ａによって同時にデータユ
ニット１０１に転送する。第３ステージでは、データキ
ャッシュ１０３から送られてくる２つのデータのうち命
令の実行に必要なデータをレジスタファイル２０４に書
き込むと同時に、２つのデータでデータユニット１０１
内のデータを置き換える。ここでスト・７りされたデー
タは、次のロード命令の時参照される。
このように、データキャッシュ１０３において参照確率
の高いデータを予めデータユニット１０１に転送してお
き、データユニットｉｏｉにおいて要求されたデータの
アドレスとデータユニット１０１内のデータのアドレス
とを比較し、両者が一致すればメモリアクセスを行う必
要がなく、一致しない場合にのみメモリアクセスを行う
ので、全体としてメモリアクセスに要する時間を短縮で
きる。
の高いデータを予めデータユニット１０１に転送してお
き、データユニットｉｏｉにおいて要求されたデータの
アドレスとデータユニット１０１内のデータのアドレス
とを比較し、両者が一致すればメモリアクセスを行う必
要がなく、一致しない場合にのみメモリアクセスを行う
ので、全体としてメモリアクセスに要する時間を短縮で
きる。
以上のように本発明によれば、データユニットに複数個
のデータをストックするストック手段を設け、データキ
ャッシュにはデータユニットから要求されたＮ番地のデ
ータと（Ｎ＋１）番地のデータを同時にデータユニット
に転送する転送手段を設けて構成したので、例えばデー
タキャッシュにおいて参照確率の高いデータを予めデー
タユニットに転送しておき、データユニットにおいて要
求されたデータとデータユニット内のデータとを比較す
ることができ、両者が一致した場合はメモリアクセスを
行う必要がなくなり、全体としてのメモリアクセス回数
が少なくなり、したがってメモリアクセスに要する時間
の短縮化を図れ、データ処理速度が向上するという効果
が得られる。
のデータをストックするストック手段を設け、データキ
ャッシュにはデータユニットから要求されたＮ番地のデ
ータと（Ｎ＋１）番地のデータを同時にデータユニット
に転送する転送手段を設けて構成したので、例えばデー
タキャッシュにおいて参照確率の高いデータを予めデー
タユニットに転送しておき、データユニットにおいて要
求されたデータとデータユニット内のデータとを比較す
ることができ、両者が一致した場合はメモリアクセスを
行う必要がなくなり、全体としてのメモリアクセス回数
が少なくなり、したがってメモリアクセスに要する時間
の短縮化を図れ、データ処理速度が向上するという効果
が得られる。
第１図はこの発明の一実施例に係る情報処理装置の要部
構成を示すブロック図、第２図は従来の情報処理装置の
要部構成を示すプロ・７り図である。 １０１・・・７’−タ：ｌ−ニット、１０１ａ・・・ス
トック手段、１０３・・・データキャッシュ、１０３ａ
・・・転送手段、２０１・・・整数ユニット、２０２・
・・浮動小数点ユニット、２０４・・・レジスタファイ
ル、２０６・・・命令フェッチユニット。
構成を示すブロック図、第２図は従来の情報処理装置の
要部構成を示すプロ・７り図である。 １０１・・・７’−タ：ｌ−ニット、１０１ａ・・・ス
トック手段、１０３・・・データキャッシュ、１０３ａ
・・・転送手段、２０１・・・整数ユニット、２０２・
・・浮動小数点ユニット、２０４・・・レジスタファイ
ル、２０６・・・命令フェッチユニット。
Claims (1)
- 整数演算や論理演算などを行う整数ユニットと、浮動小
数点演算などを行う浮動小数点ユニットと、上記演算に
必要な情報などを格納するレジスタファイルと、このレ
ジスタファイルとデータを格納するデータキャッシュ間
でデータの読み出しや書き込み処理を行うデータユニッ
トと、命令のフェッチ、復号及び上記各構成要素へのデ
ータ転送の各ステージをパイプライン化して行う命令フ
ェッチユニットとを備えた情報処理装置において、上記
データユニットに複数個のデータをストックするストッ
ク手段を設け、上記データキャッシュには、上記データ
ユニットから要求されたデータのメモリアドレスをＮと
すると、要求されたＮ番地のデータと（Ｎ＋１）番地の
データを同時に上記データユニットに転送する転送手段
を設けたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12980589A JPH02308332A (ja) | 1989-05-23 | 1989-05-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12980589A JPH02308332A (ja) | 1989-05-23 | 1989-05-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02308332A true JPH02308332A (ja) | 1990-12-21 |
Family
ID=15018661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12980589A Pending JPH02308332A (ja) | 1989-05-23 | 1989-05-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02308332A (ja) |
-
1989
- 1989-05-23 JP JP12980589A patent/JPH02308332A/ja active Pending
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