JPS6126151A - バツフア制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機システムの中央処理装置等の処理装置に
設けられるバッファの制御方式に係り、特にへソファの
アクセス効率を改善し得る、制御方式の改良に関する。

計算機システムにおいて、中央処理装置等の主記憶装置
に対するアクセスを実質的に高速化するために、該処理
装置に比較的高速で小容量の記憶装置で構成されるバッ
ファを設け、主記憶装置に記憶されているデータのコピ
ーを保持する技術が広く採用されている。

バッファを持つ処理装置では、主記憶装置アクセスの場
合に、まずバッファに該当記憶アドレスのデータが保持
されているか検索して、該当データがあればへソファ上
のデータを使用し、該当データが無い場合にはじめて、
実際に主記憶装置にアクセスする。

但し、データ更新のためのアクセスにおいては、何等か
の制御方法によって、必す主記憶装置上の該当データを
更新することが必要である。

か＼るデータ更新制御の一方式である、いわゆるストア
スル一方式においては、データ更新アクセス時は、直ち
に主記憶装置上の該当データの更新を実行するが、バッ
ファに該当データがあれば、同時にバッファ上のデータ
も更新する。

バッファの高速性を十分に活かすためには、上記のよう
な種々のバッファアクセス要求を、できるだけ少ない待
ち時間で処理して、時間当たりの処理可能アクセス数を
多くすること、即ちアクセス効率を出来るだけ高めるよ
うな制御が必要である。

〔従来の技術〕

第２図は処理装置に設けられる従来のバッファの構成を
示すブロック図である。

バッファ２の記憶部分はタグ部２１とデータ部２２から
なり、データ部２２には原則的に主記憶装置上のデータ
のコピーである情報を保持し、タグ部２１にはデータ部
２２に保持されている各データブロックの主記憶装置に
おける記憶アドレスを示す情報を保持する。

そのために、タグ部２１とデータ部２２は論理的に同一
の構成を有して、それぞれは複数のウェイ　（図のウェ
イ０，１〜Ｆ）に分割され、各ウェイは同数のブロック
からなる。ブロックはバッファアクセスの単位であって
、タグ部２１の各ブロックには、データ部の対応する位
置のブロックにあるデータブロックの有効性表示と、有
効な場合には該データブロックの主記憶装置上の記憶ア
ドレスの一部とが記憶される。該記憶アドレスの残りの
部分は、ウェイ内のブロックのアドレスとして間接的に
記憶されている。

バッファ２へのアクセス要求における記憶アドレスは実
効アドレスレジスタ（以下においてＥＡＲとする）１に
設定される。本例において、記憶アドレスは第０〜第３
１ビツトの３２ビツト構成の語の第８〜３１ビツトの２
４ビツトで、バイトアドレスが表示されるものとし、Ｅ
ＡＲ１に８〜３１として示す。

なお、以下の説明において明らかになるように、各図の
他の部分においても、必要な個所には同様の意味のビッ
ト位置を示す数字表示を付しである。

データ部２２のブロックの大きさを、例えば６４ハイド
とすると、上記２４ビツトのアドレスのうち、データブ
ロックを決定するためには、第８〜２５の１８ヒントが
使われる。

このうちの、下位の例えば６ビツト　（第２０〜２５ビ
ツト）をウェイ内の各ブロックアドレスに割り当て、残
りの第８〜１９ビツトをタグ部２１のブロックに記憶し
ておくことにより、アドレスの決定を可能とする。

即ち、バッファ２のアクセスにおいては、ＥＡＲＬの第
２０〜２５ビツトをアドレスとして、タグ部２１及びデ
ータ部２２の全ウェイの各１ブロツクを読み出す。

タグ部２１から読み出された内容の有効性表示がオンで
あれば、そのアドレス第８〜１９ビツト部分とＥＡＲ１
の第８〜１９ビツトとの一致が、各ウェイごとの比較器
２３で一斉に検査される。その結果は何れか１ウエイで
一致が検出されるか、又は全ウェイで不一致となるかで
ある。

アドレスの一致するウェイがある場合には、該当の比較
器２３の一致出力がエンコーダ２４でコート化されてウ
ェイ番号レジスタ　（以下においてＷＮＲとする）２５
にウェイ番号かセットされる。

バッファ２からのデータ読出しの場合には、タグ部２１
の読出しと同時にデータ部２２の各ウェイから読み出さ
れたデータのうち、ＷＮＲ２５により指定されろうエイ
のデータが目的のデータとして使用される。

バッファ２へのデータ書込みの場合には、上記の動作で
該当アドレスがあった場合には、同しアドレスが再びＥ
ＡＲ１にセソ１〜されて、書込みのシーケンスが開始さ
れ、そこで−ＮＲ２５の内容によって選択されるデータ
部２２のウェイの、ＥＡＲ１の第２０〜２５ビツトで指
定されるブロックに書込み動作が実行される。

以上の書込み動作のタイミングは第３図に図解的に示す
ように、３制御サイクルからなる２シーケンスによって
構成される。

即ち、Ｐ　Ｆ　ｃ　ｌＩはアクセス要求の選択サイクル
で読出し要求（この場合は、書込み動作の前半としての
読出し）が選択されることを示し、その結果次の８１サ
イクルでＥＡＩ？　１がセットされて、バッファ２のタ
グ部２１とデータ部２２の読出しが開始され、次のＢ２
サイクルに読み出されるので、比較器２３でアドレス一
致が得られたときは、次のＲ／ＰＳＴサイクルの初めに
ＷＮＲ２５がセントされる。

このサイクルはＰＰＣｌ−１サイクルで選択された要求
がデータ読出し要求であれば、ＷＮＲ２５で選択される
ウニ身のデータがこのアクセス要求元へ転送され（Ｒサ
イクル）、データ書込み要求であれば、書込みを行うシ
ーケンスに入る（ｈｔサイクル）サイクルである。

第４図に示すように、この回路は、パイプライン式構成
で、適当なアクセス要求が続くときは、線３０と３１に
示すように、先行の８２サイクルには次の要求アドレス
がＥＡＲ１にセントされるので、第３図に示すように、
ＥＡＲ１の内容はＢ２サイクルにはＢ２レジスタ３に転
送され、その内容は次のサイクル（Ｒ／ＰＳＴ）でオペ
ランド′アドレスポート　（以下において０ＰＡＰとい
う）４に転送され、こ＼でＰｓ７Ｂ７サイクルれば、次
の８１サイクルで０ＰＡＰ４の内容がＥＡＲＬに再設定
され、Ｓｌ及びＳ２サイクルによってバッファ２への書
込みが終わる。

〔発明が解決しようとする問題点〕

以上のようなタイミングで処理される複数のアクセス要
求の間の関係を第４図で見ると、線３０．３１．３２に
示すように、３個までは書込みアクセス要求が連続して
も、毎サイクルに次の要求の処理が開始されて、待ちを
生しない。

しかし、時刻３３で示す第４ザイクル以降のように、線
３４の第４の書込み又は読出しアクセス要求によって、
４個のアクセス要求が重なると、このアクセス要求は、
処理中のアクセス要求が２個以下になる時刻３５まで、
処理開始が３サイクルにわたり遅延されるという問題が
ある。

〔問題点を解決するだめの手段〕

この問題点は、主記憶装置及び処理装置を有し、該処理
装置は該主記憶装置に記１．ａされるデータのコピーを
保持するデータ部と、該データ部に保持されるデータの
上記主記憶装置における記・ｌａアドレス情報を保持す
るタグ部からなるバッファをイ１する計算機システムに
おいて、該タグ部アクセスのための記憶アドレスと該デ
ータ部アクセスのための記憶アドレスとを別個に指定す
る手段を有し、該タグ部のアクセス動作と該データ部の
アクセス動作とを独立に実行するように構成された本発
明のハ・ソファ制御卸方式によって解決される。

〔作用〕

即ち、前記の従来方式のバッファへのデータ書込みにお
いて、第１のシーケンスにおいては、タグ部２１を読み
出して該当アドレスのデータがへソファ２に保持されて
いるか否か、保持されている場合にはどのウェイかが得
られればよく、第２のシーケンスにおいては、第１シー
ケンスで得られたウェイ番号を使ゲて、データ部２２に
データを書き込めばよく、両者とも本来はタグ部２１が
データ部２２かの一方のみの動作で足りる。

本発明はこの点に着目して、タグ部２１とデータ部２２
を別個のアクセス要求による記憶アドレスによって互い
に独立に動作できる構成にするごとにより、上記第１シ
ーケンスではタグ部２１にのみアクセスし、第２シーケ
ンスではデータ部２２のみにアクセスする。

このようにするので、先行の書込め要求の第２シーケン
スが実行されるサイクルに、並行して他の書込み要求の
第１シーケンスを実行することが可能になる。

又読出し要求は、従来通りタグ部２１とデータ部２２を
同時に読み出すが、このアクセスも、先行の書込み要求
の第２シーケンスが実行されるサイクルに、並行して実
行することが可能になる。

但し、書込み先のウェイを同時に読み出すことは出来な
いので、書込みと読出しのウェイが衝突する場合には再
アクセスが必要になって、返ってアクセス時間が遅延す
ること、及び制御を簡単にすることを考慮して、読出し
要求が書込みの第２シーケンスに重なったときは、−律
に読出し要求の処理開始を１サイクル遅延させる方式が
妥当である。

〔実施例〕

第１図は本発明の一実施例のバッファの構成を示すブロ
ック図である。図は第２図の従来例に対応する部分で、
同一の構成部分には同じ符号を付す。又、Ｂ２レジスタ
３及び０ＰＡＰ　４は従来と同様に、第３図に示すよう
にＥＡＲ］　と接続される。

本発明に基づき、バッファ２にはセレクタ２８が追加さ
れる。セレクタ２８はデータ部２２のブロック選択入力
線４２を切り換えて、ＥＡＲ１の第２０〜２５ヒツトか
らのアドレス線４０、又は０ＰＡＰ　４からのアドレス
線４１に接続する機能を有する。

セレクタ２８はデータ部２２への書込みアクセス即ちＰ
、７サイクルで始まるシーケンスにより制御され、その
場合にはＳ１サイクルの間、アドレス線４１がブロック
選択入力線４２に接続されて、０ＰＡＰ　４の第２０〜
２５ビツトによって、データ部２２のデータを書込むべ
きブロックが指定される。

その他の場合には、ＥＡＲ１の第２０〜２５ビツトがデ
ータ部２２とタグ部２１とのブロック指定に使われる。

第５図（ａｌ、ｆｂｌは本実施例のタイミングを示す。

本実施例では、アクセス要求の選択において、書込み要
求の第１シーケンスと読出し要求とを区別する必要があ
るので、前者を選択するサイクルをＰＣＩＩに、後者を
従来と同様にＰＦＣＨとする。

第５図（ａｌは書込み要求を連続して処理する場合を示
し、時刻５０で４個の要求が重なるが、線５１の第１の
要求の８１、Ｓ２サイクルは０ＰＡＰ　４からのアドレ
スによってデータ部２２で実行され、線５２の第４の要
求の８１、Ｂ２サイクルはＥＡＲ１からのアドレスによ
ってタグ部２１において実行されるので、並行処理が可
能である。

第５図（ｂ）は書込み要求の第２シーケンスと読出し要
求との並行処理を示し、時刻５３で線５４で示す読出し
要求が出た場合、同時に進行している線５５の書込みの
第２シーケンスは０ＰＡＰ　４のアドレスにより、デー
タ部２２で実行され、線５４の要求はｌサイクル後れて
開始され、線５４の３１サイクルの終わる時刻５６から
、ＥＡＲｌの読出し要求アドレスがタグ部２１とデータ
部２２に供給されて読出し要求の処理が進行する。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、計算機
システムにおける処理装置のバッファの使用効率が改善
されるので、処理装置の性能向上が得られるという著し
い工業的効果がある。

【図面の簡単な説明】

第１図は本発明一実施例のバッファの構成を示すブロッ
ク図、 第２図は従来のバッファの構成を示すブロック図、第３
図はバッファの制御タイミング図、第４図及び第５図は
アクセス要求間のタイミングを示す図である。 図において、

Claims (3)

【特許請求の範囲】
1. （１）主記憶装置及び処理装置を有し、該処理装置は該
   主記憶装置に記憶されるデータのコピーを保持するデー
   タ部と、該データ部に保持されるデータの上記主記憶装
   置における記憶アドレス情報を保持するタグ部からなる
   バッファを有する計算機システムにおいて、該タグ部ア
   クセスのための記憶アドレスと該データ部アクセスのた
   めの記憶アドレスとを別個に指定する手段を有し、該タ
   グ部のアクセス動作と該データ部のアクセス動作とを独
   立に実行するように構成されてなることを特徴とするバ
   ッファ制御方式。
2. （２）上記の記憶アドレス指定手段は、上記バッファへ
   の書込みアクセス要求においては、上記タグ部に該書込
   みアクセス要求の記憶アドレスを指定した後、異なる制
   御サイクルにおいて上記データ部に該記憶アドレスを指
   定し、データ読出しアクセス要求においては、該タグ部
   と該データ部に同時に該読出しアクセス要求の記憶アド
   レスを指定するように構成されてなることを特徴とする
   特許請求の範囲第（１）項記載のバッファ制御方式。
3. （３）上記の記憶アドレス指定手段は、上記バッファへ
   の２のデータ書込みアクセス要求について、上記タグ部
   に対する該書込みアクセス要求の一方の記憶アドレスの
   指定と、上記データ部に対する該書込みアクセス要求の
   他方の記憶アドレスの指定とを同一制御サイクルに行う
   ように構成されてなることを特徴とする特許請求の範囲
   第（２）項記載のバッファ制御方式。