JPH02309648A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02309648A JPH02309648A JP13057189A JP13057189A JPH02309648A JP H02309648 A JPH02309648 A JP H02309648A JP 13057189 A JP13057189 A JP 13057189A JP 13057189 A JP13057189 A JP 13057189A JP H02309648 A JPH02309648 A JP H02309648A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンビエータなどに用いられている半導体
装置の製造方法に関する。
装置の製造方法に関する。
〔発明の１既要〕
この発明は、半導体装置の製造方法において、半導体基
板を選択酸化後、酸化されない活性頭載上に単結晶半導
体膜を成長させるとともに、単結晶半導体膜の表面にト
ランジスタを形成することにより微細化に適した信幀性
の高い半導体装置を可能にすることものである。
板を選択酸化後、酸化されない活性頭載上に単結晶半導
体膜を成長させるとともに、単結晶半導体膜の表面にト
ランジスタを形成することにより微細化に適した信幀性
の高い半導体装置を可能にすることものである。
従来、シリコン基板１の表面に５００人程度のパッド酸
化膜２を形成後、フォトプロセスによりレジスト４をパ
ターニングして、そのレジスト４をマスクにチン化膜３
をエツチングする（第２図＋ａｌ）、次に第２図ｆｂ）
のように約１０００℃の高温で熱酸化すると、チン化膜
３以外の基板１の表面にフィールド酸化膜５が形成され
る０次に、第２図（Ｃ１のように、チン化膜３及びバッ
ド酸化Ｈ１２をエツチングして基板ｌの表面を出してか
ら、ゲート酸化膜１０を形成する０次に、第２図＋ｄｉ
のように、ゲート酸化膜１０の上にゲート電極１１をパ
ターニングして、さらに、そのゲート電極１１をマスク
にしてイオン注入により、基板Ｉの表面にＮ０型のソー
ス領域１２とドレイン領域１３を形成するＭｅｔｏｌ−
Ｄｘｉｄｅ−５ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
−Ｅｆｃｔ−Ｔｒａｎｓｉｓｔｏｒ （ＭＯＳＦＥＴ）
の製造方法が知られていた。
化膜２を形成後、フォトプロセスによりレジスト４をパ
ターニングして、そのレジスト４をマスクにチン化膜３
をエツチングする（第２図＋ａｌ）、次に第２図ｆｂ）
のように約１０００℃の高温で熱酸化すると、チン化膜
３以外の基板１の表面にフィールド酸化膜５が形成され
る０次に、第２図（Ｃ１のように、チン化膜３及びバッ
ド酸化Ｈ１２をエツチングして基板ｌの表面を出してか
ら、ゲート酸化膜１０を形成する０次に、第２図＋ｄｉ
のように、ゲート酸化膜１０の上にゲート電極１１をパ
ターニングして、さらに、そのゲート電極１１をマスク
にしてイオン注入により、基板Ｉの表面にＮ０型のソー
ス領域１２とドレイン領域１３を形成するＭｅｔｏｌ−
Ｄｘｉｄｅ−５ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
−Ｅｆｃｔ−Ｔｒａｎｓｉｓｔｏｒ （ＭＯＳＦＥＴ）
の製造方法が知られていた。
例えばＪ、Ａ、Ａｐｐｅｌｓ ｅｔ ａｌ ”ｌ、ｏｃ
ａｌ ｏｘｉｄａｔｉｏｎ ｏｆｓｉｌｉｃｏｎ ａｎ
ｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏｎ ｉｎ ｓｅｍｉ
ｃｏｎｄｕｃｃｔｏｒ ｄｅｖｉｃｅ ｔｅｃｈｎｏｌ
ｏｇｙ” Ｐｈ１ｌｉｐｓ Ｒｅｓ、 Ｒｅｐ、＋ｖｏ
ｌ。
ａｌ ｏｘｉｄａｔｉｏｎ ｏｆｓｉｌｉｃｏｎ ａｎ
ｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏｎ ｉｎ ｓｅｍｉ
ｃｏｎｄｕｃｃｔｏｒ ｄｅｖｉｃｅ ｔｅｃｈｎｏｌ
ｏｇｙ” Ｐｈ１ｌｉｐｓ Ｒｅｓ、 Ｒｅｐ、＋ｖｏ
ｌ。
２５ｐｐＨ８〜１３２．１９７０に記載されている。
しかし、従来の半導体装置の製造方法においては、フィ
ールド酸化膜の間隔を狭くすると、ＭＯＳＦＥＴに流れ
る電流が急激に減少してしまう欠点があった。
ールド酸化膜の間隔を狭くすると、ＭＯＳＦＥＴに流れ
る電流が急激に減少してしまう欠点があった。
そこで、この発明は従来のこのような欠点を解決するた
め、フィールド酸化膜の間隔を狭くしても、ＭＯＳ Ｆ
ＥＴに流れる電流が減少しない微細化に適した半導体
装置の製造方法を得ることを目的としている。
め、フィールド酸化膜の間隔を狭くしても、ＭＯＳ Ｆ
ＥＴに流れる電流が減少しない微細化に適した半導体
装置の製造方法を得ることを目的としている。
上記問題点を解決するために、この発明は選択酸化後、
活性領域上に単結晶半導体膜を形成し、その表面にＭＯ
Ｓ Ｆ ＥＴを形成することにより、微細化に適した半
導体装置を製造できるようにした。
活性領域上に単結晶半導体膜を形成し、その表面にＭＯ
Ｓ Ｆ ＥＴを形成することにより、微細化に適した半
導体装置を製造できるようにした。
以下に、この発明の実施例を図面に基づいて説明する。
第１図ｆａｔ〜（ｅｌは、本発明の半導体装置の製造方
法の工程順を示した断面図である。まず、第１図＋ａｌ
に示すように、単結晶シリコン基板１の表面に、約３０
０人程度のパッド酸化膜２を形成し、さらに約１５００
人程度のシリコンチン化膜３を形成し、さらにフォトプ
ロセスによりレジスト４をパターニングする。チン化膜
３はレジスト４をマスクに加工される０次に第１図（ｂ
ｌのように、レジスト４をリムーブ後、チン化膜３をマ
スクにして選択酸化して、フィールド酸化膜５を形成す
る。チン化膜３は、酸化速度が非常に遅いため、チン化
膜３の下は酸化されず、従って、トランジスタが形成さ
れる活性領域となる。第１図（Ｃ１のように、チン化膜
３及びパッド酸化膜２をリムーブしてシリコン基板の表
面を出す、第１図の（ａｌ〜（Ｃ１に示した選択酸化工
程は、他の選択酸化工程でもよい。
法の工程順を示した断面図である。まず、第１図＋ａｌ
に示すように、単結晶シリコン基板１の表面に、約３０
０人程度のパッド酸化膜２を形成し、さらに約１５００
人程度のシリコンチン化膜３を形成し、さらにフォトプ
ロセスによりレジスト４をパターニングする。チン化膜
３はレジスト４をマスクに加工される０次に第１図（ｂ
ｌのように、レジスト４をリムーブ後、チン化膜３をマ
スクにして選択酸化して、フィールド酸化膜５を形成す
る。チン化膜３は、酸化速度が非常に遅いため、チン化
膜３の下は酸化されず、従って、トランジスタが形成さ
れる活性領域となる。第１図（Ｃ１のように、チン化膜
３及びパッド酸化膜２をリムーブしてシリコン基板の表
面を出す、第１図の（ａｌ〜（Ｃ１に示した選択酸化工
程は、他の選択酸化工程でもよい。
例えば、バンド酸化膜２とチン化膜３との間に多結晶シ
リコン膜をはさんで選択酸化することもできる。
リコン膜をはさんで選択酸化することもできる。
さらに、パッド酸化膜及びチン化膜の代わりに、熱チン
化膜を用いてもよい。いずれの選択酸化においても、シ
リコン基板１の表面を選択的に酸化して、フィールド領
域及び活性領域を形成する工程であればよい。
化膜を用いてもよい。いずれの選択酸化においても、シ
リコン基板１の表面を選択的に酸化して、フィールド領
域及び活性領域を形成する工程であればよい。
次に、第１図（ｄｌに示したように、シリコン基板ｌの
表面に、単結晶シリコンＩＩ！！！７を成長させる。
表面に、単結晶シリコンＩＩ！！！７を成長させる。
単結晶シリコン膜７は、シリコン基板１を種結晶とした
エピタキシャル成長でも形成できる。あるいは、多結晶
シリコン膜を形成後、高温熱処理を行うことにより、シ
リコン基板１の表面を単結晶化しても形成できる。選択
エピタキシャル成長の場合は、シリコン基板１の表面に
のみ単結晶シリコン膜を形成できる０選択エピタキシャ
ルでなく、フィールド酸化膜５に多結晶シリコン膜６が
形成されている場合は、第１図Ｆｅｌのように、ウェハ
全面にレジストあるいは酸化膜を塗布する。次に、第１
図ｆｆｌのようにドライエツチングにより、レジスト８
（ｆＩｌ、化膜でもよい）及び多結晶シリコン膜６をエ
ッチバックする。ドライエツチング条件は、レジスト８
と多結晶シリコン膜６のエツチング速度が等しいことが
望ましい。ドライエツチングにより、エッチバックする
ことにより、シリコン基板１の表面に単結晶シリコン膜
９を残す。次に第１図ｆｇｌのように単結晶シリコン膜
９上にゲート酸化膜ＩＯを形成する。次に、第１図ｆｈ
ｌのようにゲート酸化膜１０の上にゲート電極１１を形
成後、第１図（１）のように、ゲート電極１１をマスク
にして、自己整合的にシリコン膜９の表面に、Ｎ°型の
ソース領域及びドレイン領域１３を形成して、ＭＯＳＦ
ＥＴを製造する０本発明においては、活性？ｉ■域に形
成する単結晶シリコン膜７のみならず、ＧａＡｓのよう
な他の単結晶半導体でもよい。
エピタキシャル成長でも形成できる。あるいは、多結晶
シリコン膜を形成後、高温熱処理を行うことにより、シ
リコン基板１の表面を単結晶化しても形成できる。選択
エピタキシャル成長の場合は、シリコン基板１の表面に
のみ単結晶シリコン膜を形成できる０選択エピタキシャ
ルでなく、フィールド酸化膜５に多結晶シリコン膜６が
形成されている場合は、第１図Ｆｅｌのように、ウェハ
全面にレジストあるいは酸化膜を塗布する。次に、第１
図ｆｆｌのようにドライエツチングにより、レジスト８
（ｆＩｌ、化膜でもよい）及び多結晶シリコン膜６をエ
ッチバックする。ドライエツチング条件は、レジスト８
と多結晶シリコン膜６のエツチング速度が等しいことが
望ましい。ドライエツチングにより、エッチバックする
ことにより、シリコン基板１の表面に単結晶シリコン膜
９を残す。次に第１図ｆｇｌのように単結晶シリコン膜
９上にゲート酸化膜ＩＯを形成する。次に、第１図ｆｈ
ｌのようにゲート酸化膜１０の上にゲート電極１１を形
成後、第１図（１）のように、ゲート電極１１をマスク
にして、自己整合的にシリコン膜９の表面に、Ｎ°型の
ソース領域及びドレイン領域１３を形成して、ＭＯＳＦ
ＥＴを製造する０本発明においては、活性？ｉ■域に形
成する単結晶シリコン膜７のみならず、ＧａＡｓのよう
な他の単結晶半導体でもよい。
本発明の半導体装置の製造方法によれば、第１図（１）
に示したような半導体装置が形成できる。即ち、ソース
領域１２あるいはドレイン領域１３とシリコン基板１と
の接合面積が小さくできるため、寄生容量が少なくなる
結果、半導体装置の高速化が容易になる。また、シリコ
ン基板１を非常に濃い４度の基板にすることにより、Ｍ
ＯＳ Ｆ ＥＴの基板電位を安定することができる。従
って、相補型（Ｎ型ＭＯＳ Ｆ ＥＴとＰ型ＭＯＳ Ｆ
ＥＴと同一基板上に形成するＳ積回路）ＭＯ３集積回
路を形成する場合、ランチアンプを防止できる。第３図
は、本発明の半導体装置の製造方法による相補型半導体
装置の断面図である。Ｐ゛シリコン’１４１．１０１の
表面に、Ｐ型車結晶膜１０９及びＮ型単結晶膜２０９を
成長させ、各々の表面にＮ型ＭＯ３ＦＥＴとＰ型ＭＯＳ
Ｆ ＥＴを形成することができる。単結晶シリコン型
とＰ型及びＮ型に制御するには、イオン注入により行う
ことができる。
に示したような半導体装置が形成できる。即ち、ソース
領域１２あるいはドレイン領域１３とシリコン基板１と
の接合面積が小さくできるため、寄生容量が少なくなる
結果、半導体装置の高速化が容易になる。また、シリコ
ン基板１を非常に濃い４度の基板にすることにより、Ｍ
ＯＳ Ｆ ＥＴの基板電位を安定することができる。従
って、相補型（Ｎ型ＭＯＳ Ｆ ＥＴとＰ型ＭＯＳ Ｆ
ＥＴと同一基板上に形成するＳ積回路）ＭＯ３集積回
路を形成する場合、ランチアンプを防止できる。第３図
は、本発明の半導体装置の製造方法による相補型半導体
装置の断面図である。Ｐ゛シリコン’１４１．１０１の
表面に、Ｐ型車結晶膜１０９及びＮ型単結晶膜２０９を
成長させ、各々の表面にＮ型ＭＯ３ＦＥＴとＰ型ＭＯＳ
Ｆ ＥＴを形成することができる。単結晶シリコン型
とＰ型及びＮ型に制御するには、イオン注入により行う
ことができる。
また、第４図は第１図の半導体装置の製造方法によって
形成される半導体装置のチャネル巾方向の断面図である
。シリコン基板１の表面に、成長した単結晶シリコン膜
９及びゲート酸化膜１０及びゲート電極１１を形成しで
ある。第４図に示すように、本発明の製造方法によれば
半導体装置の表面は平坦である。従って、細いゲート電
極１１を加工できる。また、第４図に示すようにチャネ
ル電流の流れる巾Ｗは、選択酸化のフィールド酸化膜５
の間隔より広くなる。即ち、チャネル電流を多く流すこ
とができる。また、Ｗを細くした場合、活性領域の形状
が探方向になるにつれ、狭くなる構造であるために、狭
チャネル効果が極めて少ない。
形成される半導体装置のチャネル巾方向の断面図である
。シリコン基板１の表面に、成長した単結晶シリコン膜
９及びゲート酸化膜１０及びゲート電極１１を形成しで
ある。第４図に示すように、本発明の製造方法によれば
半導体装置の表面は平坦である。従って、細いゲート電
極１１を加工できる。また、第４図に示すようにチャネ
ル電流の流れる巾Ｗは、選択酸化のフィールド酸化膜５
の間隔より広くなる。即ち、チャネル電流を多く流すこ
とができる。また、Ｗを細くした場合、活性領域の形状
が探方向になるにつれ、狭くなる構造であるために、狭
チャネル効果が極めて少ない。
従って、チャネル巾Ｗを細くしてもチャネル電流を安定
して流すことができる。チャネル端部に寄生チャネルを
防止するために、フィールド酸化膜５とシリコン膜９と
接触する界面の濃度は高くする必要があるやイオン注入
によっても濃度を制御することができるが、第１図（ｅ
ｌから（ｄ）の工程において、単結晶シリコン膜７を形
成する時に、最初に、Ａ ｔＪｌ１度の単結晶シリコン
膜を形成することにより、寄生チャネルを防ぐことがで
きる。
して流すことができる。チャネル端部に寄生チャネルを
防止するために、フィールド酸化膜５とシリコン膜９と
接触する界面の濃度は高くする必要があるやイオン注入
によっても濃度を制御することができるが、第１図（ｅ
ｌから（ｄ）の工程において、単結晶シリコン膜７を形
成する時に、最初に、Ａ ｔＪｌ１度の単結晶シリコン
膜を形成することにより、寄生チャネルを防ぐことがで
きる。
この発明は、以上説明したように、選択酸化後シリコン
基板１を種結晶として逆台形の構造の活性領域を成長し
、その表面にトランジスタを形成することにより、微細
化を容易にするとともに、相補型半導体装置においては
、ラッチアップを防止し、さらに接合容量を減少するこ
とにより、半導体装置の高速化を容易する効果がある。
基板１を種結晶として逆台形の構造の活性領域を成長し
、その表面にトランジスタを形成することにより、微細
化を容易にするとともに、相補型半導体装置においては
、ラッチアップを防止し、さらに接合容量を減少するこ
とにより、半導体装置の高速化を容易する効果がある。
第１図（ａｌ〜（１）は本発明の半導体装置の製造方法
を示した半導体装置の断面図、第２図ｆａｌ〜ｆｄｌは
従来の半導体装置の製造方法を示した半導体装置の断面
図、第３図は本発明の半導体装置の製造方法による相補
型半導体装置の断面図、第４図は第１図の半導体装置の
製造方法による半導体装置のチャネル巾方向の断面図で
ある。 ｌ・・・シリコン基板 ２・・・酸化膜 ３・・・チソ化膜 ５・・・フィールド酸化膜 ９・・・単結晶シリコン膜 １０・・・ゲート絶縁膜 １１・・・ゲート電極 １２・・・ソース領域 １３・ ・ ・ドレイン領域 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 和１＄来償１凱１工１唖直面図 第 １ 図 従来ｔｌＲ＃４４＄藝業の製３Ｌ工程１原町面図第２図
を示した半導体装置の断面図、第２図ｆａｌ〜ｆｄｌは
従来の半導体装置の製造方法を示した半導体装置の断面
図、第３図は本発明の半導体装置の製造方法による相補
型半導体装置の断面図、第４図は第１図の半導体装置の
製造方法による半導体装置のチャネル巾方向の断面図で
ある。 ｌ・・・シリコン基板 ２・・・酸化膜 ３・・・チソ化膜 ５・・・フィールド酸化膜 ９・・・単結晶シリコン膜 １０・・・ゲート絶縁膜 １１・・・ゲート電極 １２・・・ソース領域 １３・ ・ ・ドレイン領域 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 和１＄来償１凱１工１唖直面図 第 １ 図 従来ｔｌＲ＃４４＄藝業の製３Ｌ工程１原町面図第２図
Claims (1)
- 第１導電型の半導体基板を選択酸化する工程と、前記選
択酸化により酸化されない領域を前記半導体基板の表面
に出す工程と、前記半導体基板の表面に単結晶半導体膜
を形成する工程と、前記単結晶半導体膜上にゲート絶縁
膜を形成する工程と、前記単結晶半導体膜上に前記ゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記単
結晶半導体膜に第２導電型のソース領域とドレイン領域
を形成する工程とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13057189A JPH02309648A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13057189A JPH02309648A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309648A true JPH02309648A (ja) | 1990-12-25 |
Family
ID=15037426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13057189A Pending JPH02309648A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309648A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180144A (en) * | 1981-04-28 | 1982-11-06 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5893344A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS61219173A (ja) * | 1985-03-25 | 1986-09-29 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-05-24 JP JP13057189A patent/JPH02309648A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180144A (en) * | 1981-04-28 | 1982-11-06 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5893344A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS61219173A (ja) * | 1985-03-25 | 1986-09-29 | Toshiba Corp | 半導体装置の製造方法 |
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