JPH02309653A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02309653A JPH02309653A JP13088289A JP13088289A JPH02309653A JP H02309653 A JPH02309653 A JP H02309653A JP 13088289 A JP13088289 A JP 13088289A JP 13088289 A JP13088289 A JP 13088289A JP H02309653 A JPH02309653 A JP H02309653A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高集積化に適した半導体集積回路の製造方法
に関するものである。
に関するものである。
従来の技術
ＭＩＳ型集型口積回路子を形成するいわゆる活性領域と
、隣接の活性領域間を電器的に分離するいわゆる分離領
域とからなっている。集積回路の高集積化にともない、
分離領域の幅は微細化される傾向にあり、分離領域への
空乏層のひろがりを抑制するために分離領域の不純物濃
度を高くする必要がある。
、隣接の活性領域間を電器的に分離するいわゆる分離領
域とからなっている。集積回路の高集積化にともない、
分離領域の幅は微細化される傾向にあり、分離領域への
空乏層のひろがりを抑制するために分離領域の不純物濃
度を高くする必要がある。
従来、分離領域の不純物濃度を高（するための半導体集
積回路の製造方法は以下に述べるようなものであった。
積回路の製造方法は以下に述べるようなものであった。
第３図＜ａ＞〜（Ｃ）は従来例の半導体集積回路の製造
方法の工程順断面図を表しており、この図面を参照して
説明する。
方法の工程順断面図を表しており、この図面を参照して
説明する。
まず、第３図（ａ）に示すように、Ｐ型半導体基板１１
上にシリコン酸化膜１２、シリコン窒化膜１３を順次積
層して形成する。
上にシリコン酸化膜１２、シリコン窒化膜１３を順次積
層して形成する。
次に、第３図（ｂ）に示すように、活性領域となる部分
のみをフォトレジスト＠１４で覆い、シリコン窒化膜１
３を選択的にエツチング除去し、さらにフォトレジスト
膜１４をマスクとしてホウ素イオンを注入する。
のみをフォトレジスト＠１４で覆い、シリコン窒化膜１
３を選択的にエツチング除去し、さらにフォトレジスト
膜１４をマスクとしてホウ素イオンを注入する。
ついで、第３図（Ｃ）に示すように、フォトレジスト膜
１４を除去した後、基板全体を酸化雰囲気中で熱処理し
てフィールド酸化膜１５を形成する。
１４を除去した後、基板全体を酸化雰囲気中で熱処理し
てフィールド酸化膜１５を形成する。
この熱処理の過程で、注入されたホウ素イオンは不純物
として活性化され、また、基板１１中に拡散して、フィ
ールド酸化膜の直下には基板１１よりも高濃度のチャネ
ルストッパ領域１６が形成される。シリコン窒化膜１３
に覆われた領域が活性領域１７となる。
として活性化され、また、基板１１中に拡散して、フィ
ールド酸化膜の直下には基板１１よりも高濃度のチャネ
ルストッパ領域１６が形成される。シリコン窒化膜１３
に覆われた領域が活性領域１７となる。
この後、通常の半導体集積回路の製造方法に従ってトラ
ンジスタ等の素子が形成される。
ンジスタ等の素子が形成される。
発明が解決しようとする課題
上記のような従来例の半導体集積回路の製造方法におい
て高集積化のために分離領域、すなわち、フィールド酸
化膜１５の幅を小さくしようとすれば、チャネルストッ
パ領域１６の不純物濃度を高（する必要があるが、そう
するとフィールド酸化膜１５の形成時にチャネルストッ
パ領域１６が熱拡散により横方向にも拡散し、活性領域
１７にも入り込んで、結果として活性領域１７の実効的
な幅が狭くなり、素子の特性が変化するため、結局活性
領域１７の幅があまり小さくできず、高集積化が困難で
あるという課題がある。
て高集積化のために分離領域、すなわち、フィールド酸
化膜１５の幅を小さくしようとすれば、チャネルストッ
パ領域１６の不純物濃度を高（する必要があるが、そう
するとフィールド酸化膜１５の形成時にチャネルストッ
パ領域１６が熱拡散により横方向にも拡散し、活性領域
１７にも入り込んで、結果として活性領域１７の実効的
な幅が狭くなり、素子の特性が変化するため、結局活性
領域１７の幅があまり小さくできず、高集積化が困難で
あるという課題がある。
チャネルストッパ領域１６の横方向拡散を抑制するため
に酸化温度を低くすると、シリコン酸化膜の粘性が低下
するため、フィールド酸化膜１５の端部において機械的
応力が発生し、基板１１中に結晶欠陥が生じて漏れ電流
等の原因となる。
に酸化温度を低くすると、シリコン酸化膜の粘性が低下
するため、フィールド酸化膜１５の端部において機械的
応力が発生し、基板１１中に結晶欠陥が生じて漏れ電流
等の原因となる。
課題を解決するための手段
上記のような課題を解決するための本発明の半導体集積
回路の製造方法は、半導体基板の表面を活性領域と分離
領域とに画定して、この分離領域に厚さ５００ｎｍ以上
のフィールド絶縁膜を形成する工程と、前記フィールド
絶縁膜の底部付近において不純物の濃度が最大となるよ
うな加速電圧で前記活性領域および分離領域に不純物イ
オンを注入した後前記フィールド絶縁膜をエツチングし
てその厚さを１１００ｎｍ〜４００ｎｍの範囲にする工
程とからなるものである。
回路の製造方法は、半導体基板の表面を活性領域と分離
領域とに画定して、この分離領域に厚さ５００ｎｍ以上
のフィールド絶縁膜を形成する工程と、前記フィールド
絶縁膜の底部付近において不純物の濃度が最大となるよ
うな加速電圧で前記活性領域および分離領域に不純物イ
オンを注入した後前記フィールド絶縁膜をエツチングし
てその厚さを１１００ｎｍ〜４００ｎｍの範囲にする工
程とからなるものである。
作用
本発明の半導体集積回路の製造方法によれば、活性領域
および分離領域を両者とも微細化することができ、集積
度の高い半導体集積回路が製造できる。
および分離領域を両者とも微細化することができ、集積
度の高い半導体集積回路が製造できる。
実施例
本発明の実施例を第１図（ａ）〜（ｂ）の各断面図で工
程順に示し、これを参照して説明する。
程順に示し、これを参照して説明する。
まず、第１図（ａ）に示すように、Ｐ型半導体基板１の
表面上の一部に厚さ６００〜８００ｎｍのフィールド絶
縁膜２を周知のフォトエツチング法により形成し、同時
に活性領域３を画定する・フィールド絶縁膜２の厚さは
、後に行なうイオン注入において活性領域下の不純物分
布が表面に大きく影響することを避けるため、５００ｎ
ｍ以上が必要である。
表面上の一部に厚さ６００〜８００ｎｍのフィールド絶
縁膜２を周知のフォトエツチング法により形成し、同時
に活性領域３を画定する・フィールド絶縁膜２の厚さは
、後に行なうイオン注入において活性領域下の不純物分
布が表面に大きく影響することを避けるため、５００ｎ
ｍ以上が必要である。
次に、第１図（ｂ）に示すように、フィールド絶縁膜２
の底部付近で不純物分布が最大となるような、すなわち
、いわゆる投影飛程がフィールド絶縁膜２の膜厚とほぼ
一致するような加速電圧でホウ素イオンを注入する。Ｂ
＋イオンの場合、加速電圧２２０ｋｅＶおよび３１０ｋ
ｅＶｉ？２酸化シリコン中の投影飛程としてそれぞれ約
６００ｎｍおよび約８００ｎｍが得られる。
の底部付近で不純物分布が最大となるような、すなわち
、いわゆる投影飛程がフィールド絶縁膜２の膜厚とほぼ
一致するような加速電圧でホウ素イオンを注入する。Ｂ
＋イオンの場合、加速電圧２２０ｋｅＶおよび３１０ｋ
ｅＶｉ？２酸化シリコン中の投影飛程としてそれぞれ約
６００ｎｍおよび約８００ｎｍが得られる。
ついで、第１図（Ｃ）に示すように、注入されたホウ素
イオンを活性化するための熱処理を行ない、フィ−ルド
酸化膜２の下にはチャネルストッパ領域４を、また活性
領域３の下には逆傾斜ウェル領域５を同時に形成する。
イオンを活性化するための熱処理を行ない、フィ−ルド
酸化膜２の下にはチャネルストッパ領域４を、また活性
領域３の下には逆傾斜ウェル領域５を同時に形成する。
次に、第１図（ｂ）に示すように、フィールド絶縁膜２
を選択的にエツチングして１００〜４００ｎｍの厚さに
する。この時点でのフィールド絶縁膜２の膜厚が１１０
０ｎより小さい場合にはフィールド絶縁膜２をゲート酸
化膜とする寄生Ｍｉｓ）ランジスタのしきい値電圧が十
分確保できない。また膜厚が４００ｎｍより大きい場合
には表面での段差が太き（なり配線の断線等の問題が生
じる。
を選択的にエツチングして１００〜４００ｎｍの厚さに
する。この時点でのフィールド絶縁膜２の膜厚が１１０
０ｎより小さい場合にはフィールド絶縁膜２をゲート酸
化膜とする寄生Ｍｉｓ）ランジスタのしきい値電圧が十
分確保できない。また膜厚が４００ｎｍより大きい場合
には表面での段差が太き（なり配線の断線等の問題が生
じる。
この時点での不純物の深さ方向分布を第２図に示す。図
中に示すように、活性領域３の不純物分布は深い所で最
大となっており、表面では十分低いので後の工程におい
て調整することが容易である。
中に示すように、活性領域３の不純物分布は深い所で最
大となっており、表面では十分低いので後の工程におい
て調整することが容易である。
この後、通常の半導体集１回路の製造方法にしたがって
トランジスタ等の素子を形成すればよい。
トランジスタ等の素子を形成すればよい。
この半導体集積回路の製造方法によれば、チャネルスト
ッパ領域４は高温長時間の熱処理を受けないため横方向
拡散が抑制できる。また活性領域３においてはイオンが
十分深く注入されるため、表面近傍の不純物濃度に与え
る影響は小さい。さらに逆傾斜ウェル領域５の存在によ
り基板１の抵抗が下がるため相補型ＭＩＳ集積回路にお
いてはいわゆるラッチアップが抑制される。
ッパ領域４は高温長時間の熱処理を受けないため横方向
拡散が抑制できる。また活性領域３においてはイオンが
十分深く注入されるため、表面近傍の不純物濃度に与え
る影響は小さい。さらに逆傾斜ウェル領域５の存在によ
り基板１の抵抗が下がるため相補型ＭＩＳ集積回路にお
いてはいわゆるラッチアップが抑制される。
前述したようにフィールド絶縁膜２の膜厚は最終的には
当初形成した膜厚よりも薄（なっているため、基板１の
表面の段差は十分緩和でき、配線の断線等の問題は生じ
ない。
当初形成した膜厚よりも薄（なっているため、基板１の
表面の段差は十分緩和でき、配線の断線等の問題は生じ
ない。
なお、第１図の実施例では注入されたイオンを活性化さ
せた後、フィールド絶縁膜２をエツチングしているが、
形成順序としてはこの逆でもよく、さらに活性化の熱処
理とトランジスタ等の素子を形成するための熱処理とを
兼ねても良い。
せた後、フィールド絶縁膜２をエツチングしているが、
形成順序としてはこの逆でもよく、さらに活性化の熱処
理とトランジスタ等の素子を形成するための熱処理とを
兼ねても良い。
また、実施例においては説明の都合上Ｐ型半導体基板を
用いていたが、Ｎ型半導体基板についても、イオン種や
注入加速電圧の選択により、同様の方法が適用できる。
用いていたが、Ｎ型半導体基板についても、イオン種や
注入加速電圧の選択により、同様の方法が適用できる。
膜厚等についても適宜選択設定が可能である。
発明の効果
本発明の半導体集積回路の製造方法、によれば、素子分
離領域下のチャネルストッパ領域の横方向拡散が抑制で
きるため、活性領域の幅を狭くすることができる。また
活性領域には逆傾斜ウェルが形成されるため、基板の抵
抗が下がる。さらに基板表面の段差は小さくできる。
離領域下のチャネルストッパ領域の横方向拡散が抑制で
きるため、活性領域の幅を狭くすることができる。また
活性領域には逆傾斜ウェルが形成されるため、基板の抵
抗が下がる。さらに基板表面の段差は小さくできる。
したがって、本発明により、結果として高集積の半導体
集積回路を製造することができる。
集積回路を製造することができる。
第１図は本発明の半導体集積回路の製造方法の実施例を
示す断面図、第２図は本発明の半導体集積回路の製造方
法の実施例による深さ方向の不純物分布を示す図、第３
図は従来例の半導体ｆｉ精回路の製造方法を示す断面図
である。 １・・・・・・Ｐ型半導体基板、２・・・・・・フィー
ルド絶縁膜、３・・・・・・活性領域、４・・・・・・
チャネルストッパ領域、５・・・・・・逆傾斜ウェル領
域。 代理人の氏名 弁理士 粟野重孝 ほか１名第２図 基本ＥＡ面カリのジ采さ とイ士龜判女２第３図
示す断面図、第２図は本発明の半導体集積回路の製造方
法の実施例による深さ方向の不純物分布を示す図、第３
図は従来例の半導体ｆｉ精回路の製造方法を示す断面図
である。 １・・・・・・Ｐ型半導体基板、２・・・・・・フィー
ルド絶縁膜、３・・・・・・活性領域、４・・・・・・
チャネルストッパ領域、５・・・・・・逆傾斜ウェル領
域。 代理人の氏名 弁理士 粟野重孝 ほか１名第２図 基本ＥＡ面カリのジ采さ とイ士龜判女２第３図
Claims (1)
- 半導体基板の表面を活性領域と分離領域とに画定して、
前記分離領域上に厚さ５００ｎｍ以上のフィールド絶縁
膜を形成する工程と、前記フィールド絶縁膜の底部付近
において不純物の濃度が最大となるような加速電圧で前
記活性領域および分離領域に不純物イオンを注入した後
、前記フィールド絶縁膜をエッチングしてその厚さを１
００ｎｍ〜４００ｎｍの範囲にする工程とからなること
を特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13088289A JPH02309653A (ja) | 1989-05-24 | 1989-05-24 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13088289A JPH02309653A (ja) | 1989-05-24 | 1989-05-24 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309653A true JPH02309653A (ja) | 1990-12-25 |
Family
ID=15044904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13088289A Pending JPH02309653A (ja) | 1989-05-24 | 1989-05-24 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163844A (ja) * | 1992-11-26 | 1994-06-10 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1989
- 1989-05-24 JP JP13088289A patent/JPH02309653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163844A (ja) * | 1992-11-26 | 1994-06-10 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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