JPH0555204A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0555204A JPH0555204A JP21880691A JP21880691A JPH0555204A JP H0555204 A JPH0555204 A JP H0555204A JP 21880691 A JP21880691 A JP 21880691A JP 21880691 A JP21880691 A JP 21880691A JP H0555204 A JPH0555204 A JP H0555204A
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- JP
- Japan
- Prior art keywords
- oxide film
- film
- silicon oxide
- silicon
- forming
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【構成】 Ｐ型シリコン基板１上に第１シリコン酸化膜
２，ポリシリコン膜３，第１シリコン窒化膜４及び第２
シリコン酸化膜５を順次形成する。次にパターニングを
行い、その後、第２シリコン窒化膜６及び第３シリコン
酸化膜７を堆積し、エッチバックした後、シリコン酸化
膜５，７を除去する。次に、フィールド酸化膜８を従来
法で形成し、基板１表面までエッチングした後、イオン
注入を行い、チャネルストップ不純物層９を形成する。
その後、従来技術により、高濃度Ｎ型拡散層１０を形成
する。 【効果】 チャネルストップ不純物層がフィールド酸化
膜直下に形成でき、接合耐圧，反転電圧及びパンチスル
ー特性の低下を同時に防止することができる。
２，ポリシリコン膜３，第１シリコン窒化膜４及び第２
シリコン酸化膜５を順次形成する。次にパターニングを
行い、その後、第２シリコン窒化膜６及び第３シリコン
酸化膜７を堆積し、エッチバックした後、シリコン酸化
膜５，７を除去する。次に、フィールド酸化膜８を従来
法で形成し、基板１表面までエッチングした後、イオン
注入を行い、チャネルストップ不純物層９を形成する。
その後、従来技術により、高濃度Ｎ型拡散層１０を形成
する。 【効果】 チャネルストップ不純物層がフィールド酸化
膜直下に形成でき、接合耐圧，反転電圧及びパンチスル
ー特性の低下を同時に防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、微細素子分離技術に関
するものである。
するものである。
【０００２】
【従来の技術】図２に従来の素子分離領域形成の工程図
を示す。１はＰ型シリコン基板、２は第１シリコン酸化
膜、４は第１シリコン窒化膜、５は第２シリコン酸化
膜、６は第２シリコン窒化膜、７は第３シリコン酸化
膜、８はフィールド酸化膜、９はチャネルストップ不純
物層、１０は高濃度Ｎ型拡散層を示す。
を示す。１はＰ型シリコン基板、２は第１シリコン酸化
膜、４は第１シリコン窒化膜、５は第２シリコン酸化
膜、６は第２シリコン窒化膜、７は第３シリコン酸化
膜、８はフィールド酸化膜、９はチャネルストップ不純
物層、１０は高濃度Ｎ型拡散層を示す。
【０００３】次に、従来技術による素子分離領域形成工
程について説明する。まず、Ｐ型シリコン基板１上に熱
酸化法を用いて、第１シリコン酸化膜２を５００〜８０
０Å形成した後、ＣＶＤ法を用いて、第１シリコン窒化
膜４を１０００〜２０００Å，第２シリコン酸化膜５を
１０００〜２０００Å堆積する（図２（ａ））。前記第
１シリコン窒化膜４の厚さは、あまり厚すぎるとシリコ
ン基板１に結晶欠陥が生じるため、限界がある。次に、
既知のフォトリソ及びエッチング技術を用いて素子分離
領域形成のためのパターニングを行い、チャンネルスト
ップ用にボロンのイオン注入を行う（図２（ｂ））。次
に、ＣＶＤ法を用いて、第２シリコン窒化膜６を５００
〜１０００Å，第３シリコン酸化膜７を１０００〜２０
００Å堆積し（図２（ｃ）），第３シリコン酸化膜７及
び第２シリコン窒化膜６をエッチバックした後、第２シ
リコン酸化膜５及び第３シリコン酸化膜７をフッ酸処理
により除去する（図２（ｄ））。次に、１０００〜１０
５０℃のウェット雰囲気で酸化することにより、フィー
ルド酸化膜８を５０００〜７０００Å形成し、同時にチ
ャネルストップ不純物層９は拡散，再分布する（図２
（ｅ））。その後、高濃度Ｎ型拡散層１０を形成する
（図２（ｆ））。
程について説明する。まず、Ｐ型シリコン基板１上に熱
酸化法を用いて、第１シリコン酸化膜２を５００〜８０
０Å形成した後、ＣＶＤ法を用いて、第１シリコン窒化
膜４を１０００〜２０００Å，第２シリコン酸化膜５を
１０００〜２０００Å堆積する（図２（ａ））。前記第
１シリコン窒化膜４の厚さは、あまり厚すぎるとシリコ
ン基板１に結晶欠陥が生じるため、限界がある。次に、
既知のフォトリソ及びエッチング技術を用いて素子分離
領域形成のためのパターニングを行い、チャンネルスト
ップ用にボロンのイオン注入を行う（図２（ｂ））。次
に、ＣＶＤ法を用いて、第２シリコン窒化膜６を５００
〜１０００Å，第３シリコン酸化膜７を１０００〜２０
００Å堆積し（図２（ｃ）），第３シリコン酸化膜７及
び第２シリコン窒化膜６をエッチバックした後、第２シ
リコン酸化膜５及び第３シリコン酸化膜７をフッ酸処理
により除去する（図２（ｄ））。次に、１０００〜１０
５０℃のウェット雰囲気で酸化することにより、フィー
ルド酸化膜８を５０００〜７０００Å形成し、同時にチ
ャネルストップ不純物層９は拡散，再分布する（図２
（ｅ））。その後、高濃度Ｎ型拡散層１０を形成する
（図２（ｆ））。
【０００４】
【発明が解決しようとする課題】上記工程により図２
（ｅ）に示す様にチャネルストップ不純物層９は拡がり
を持ち、また図２（ｆ）に示す様にチャネルストップ不
純物層９は高濃度Ｎ型拡散層１０と接触し、高濃度のＰ
Ｎ接合が形成されている。このため、接合耐圧の低下を
まねき、正常な素子形成が不可能となる。
（ｅ）に示す様にチャネルストップ不純物層９は拡がり
を持ち、また図２（ｆ）に示す様にチャネルストップ不
純物層９は高濃度Ｎ型拡散層１０と接触し、高濃度のＰ
Ｎ接合が形成されている。このため、接合耐圧の低下を
まねき、正常な素子形成が不可能となる。
【０００５】また、接合耐圧を低下させないため、チャ
ネルストップ不純物層９の濃度を低くすると、本来のチ
ャネルストッパーとしての機能が果せず、フィールド反
転電圧の低下、パンチスルー特性の劣化という問題が生
じる。したがって、従来技術では接合耐圧の低下と反転
電圧及びパンチスルー特性の低下とを同時に防ぐことが
できず、微細な素子分離を形成することは困難である。
ネルストップ不純物層９の濃度を低くすると、本来のチ
ャネルストッパーとしての機能が果せず、フィールド反
転電圧の低下、パンチスルー特性の劣化という問題が生
じる。したがって、従来技術では接合耐圧の低下と反転
電圧及びパンチスルー特性の低下とを同時に防ぐことが
できず、微細な素子分離を形成することは困難である。
【０００６】本発明は、フィールド酸化膜形成後にチャ
ネルストップ不純物層を形成することにより接合耐圧の
低下と反転電圧及びパンチスルー特性の低下とを同時に
防止する手段を提供することを目的とする。
ネルストップ不純物層を形成することにより接合耐圧の
低下と反転電圧及びパンチスルー特性の低下とを同時に
防止する手段を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にシリコン酸化膜を形成した
後、ポリシリコン膜を形成し、該ポリシリコン膜上にシ
リコン窒化膜及びシリコン酸化膜を形成する工程と、該
工程後、素子分離領域形成のパターニングを行う工程
と、該工程後、フィールド酸化膜を形成し該フィールド
酸化膜をエッチバックする工程と、該工程後、前記素子
分離領域にイオン注入を行うことによりチャネルストッ
パーを形成する工程とを有することを特徴とする。
造方法は、半導体基板上にシリコン酸化膜を形成した
後、ポリシリコン膜を形成し、該ポリシリコン膜上にシ
リコン窒化膜及びシリコン酸化膜を形成する工程と、該
工程後、素子分離領域形成のパターニングを行う工程
と、該工程後、フィールド酸化膜を形成し該フィールド
酸化膜をエッチバックする工程と、該工程後、前記素子
分離領域にイオン注入を行うことによりチャネルストッ
パーを形成する工程とを有することを特徴とする。
【０００８】
【作用】シリコン酸化膜とシリコン窒化膜との間にポリ
シリコン膜を形成することにより、シリコン窒化膜を厚
くすることなく、シリコン基板表面とシリコン窒化膜表
面との段差を大きくすることにより、マスクを用いず
に、フィールド酸化膜形成後にイオン注入を行い、チャ
ネルストップ不純物層を形成することができるためため
チャネルストップ不純物層の拡散は生じず、フィールド
酸化膜層直下の不純物濃度は高く、高濃度Ｎ型拡散層の
回りの不純物濃度は低く設定することができる。
シリコン膜を形成することにより、シリコン窒化膜を厚
くすることなく、シリコン基板表面とシリコン窒化膜表
面との段差を大きくすることにより、マスクを用いず
に、フィールド酸化膜形成後にイオン注入を行い、チャ
ネルストップ不純物層を形成することができるためため
チャネルストップ不純物層の拡散は生じず、フィールド
酸化膜層直下の不純物濃度は高く、高濃度Ｎ型拡散層の
回りの不純物濃度は低く設定することができる。
【０００９】
【実施例】以下、一実施例に基づいて本発明を詳細に説
明する。図１は本発明の一実施例の製造工程図を示す。
１はＰ型シリコン基板、２は第１シリコン酸化膜、３は
ポリシリコン膜、４は第１シリコン窒化膜、５は第２シ
リコン酸化膜、６は第２シリコン窒化膜、７は第３シリ
コン酸化膜、８はフィールド酸化膜、９はチャンネルス
トップ不純物層、１０は高濃度Ｎ型拡散層を示す。
明する。図１は本発明の一実施例の製造工程図を示す。
１はＰ型シリコン基板、２は第１シリコン酸化膜、３は
ポリシリコン膜、４は第１シリコン窒化膜、５は第２シ
リコン酸化膜、６は第２シリコン窒化膜、７は第３シリ
コン酸化膜、８はフィールド酸化膜、９はチャンネルス
トップ不純物層、１０は高濃度Ｎ型拡散層を示す。
【００１０】次に本発明の一実施例の製造工程を説明す
る。まず、Ｐ型シリコン基板１上に熱酸化法を用いて、
第１シリコン酸化膜２を５００〜８００Å形成した後、
ＣＶＤ法を用いてポリシリコン膜３を４０００〜５００
０Å，第１シリコン窒化膜４を１０００〜２０００Å，
第２シリコン酸化膜５を１０００〜２０００Å順次堆積
する（図１（ａ））。次に、既知のフォトリソ，エッチ
ング技術を用い、素子分離領域形成のためのパターニン
グを行う（図１（ｂ））。次に、ＣＶＤ法を用いて第２
シリコン窒化膜６を５００〜１０００Å，第３シリコン
酸化膜７を１０００〜２０００Å堆積し（図１
（ｃ）），その後第３シリコン酸化膜７及び第２シリコ
ン窒化膜６をエッチバックした後、第２シリコン酸化膜
５及び第３シリコン酸化膜７をフッ酸処理により除去す
る（図１（ｄ））。次に１０００〜１０５０℃のウェッ
ト雰囲気中で酸化を行うことによって、フィールド酸化
膜８を５０００〜７０００Å形成し、フッ酸処理によ
り、シリコン基板１の上部のフィールド酸化膜８を２０
００〜４０００Åエッチングし、フィールド酸化膜８を
１０００〜３０００Åとすることによって、活性領域上
は５５００〜７８００Åの絶縁膜（第１シリコン酸化膜
２，ポリシリコン膜３及び第１シリコン窒化膜４の複合
膜）と１０００〜３０００Åのフィールド酸化膜８との
膜厚差を利用して、ボロンを１００〜１５０ＫｅＶ，
０．７〜２．０×１０13／ｃｍ2程度の条件下でイオン
注入を行う。これにより、フィールド酸化膜８直下にチ
ャネルストップ不純物層９が形成される（図１
（ｅ））。次に、熱リン酸処理により第１及び第２シリ
コン窒化膜４，６を除去し、フッ酸処理によりポリシリ
コン膜３及び第１シリコン酸化膜２を除去する。その
後、従来技術により高濃度Ｎ型拡散層１０（ＭＯＳ型Ｆ
ＥＴにおけるソース又はドレイン層）を形成する。
る。まず、Ｐ型シリコン基板１上に熱酸化法を用いて、
第１シリコン酸化膜２を５００〜８００Å形成した後、
ＣＶＤ法を用いてポリシリコン膜３を４０００〜５００
０Å，第１シリコン窒化膜４を１０００〜２０００Å，
第２シリコン酸化膜５を１０００〜２０００Å順次堆積
する（図１（ａ））。次に、既知のフォトリソ，エッチ
ング技術を用い、素子分離領域形成のためのパターニン
グを行う（図１（ｂ））。次に、ＣＶＤ法を用いて第２
シリコン窒化膜６を５００〜１０００Å，第３シリコン
酸化膜７を１０００〜２０００Å堆積し（図１
（ｃ）），その後第３シリコン酸化膜７及び第２シリコ
ン窒化膜６をエッチバックした後、第２シリコン酸化膜
５及び第３シリコン酸化膜７をフッ酸処理により除去す
る（図１（ｄ））。次に１０００〜１０５０℃のウェッ
ト雰囲気中で酸化を行うことによって、フィールド酸化
膜８を５０００〜７０００Å形成し、フッ酸処理によ
り、シリコン基板１の上部のフィールド酸化膜８を２０
００〜４０００Åエッチングし、フィールド酸化膜８を
１０００〜３０００Åとすることによって、活性領域上
は５５００〜７８００Åの絶縁膜（第１シリコン酸化膜
２，ポリシリコン膜３及び第１シリコン窒化膜４の複合
膜）と１０００〜３０００Åのフィールド酸化膜８との
膜厚差を利用して、ボロンを１００〜１５０ＫｅＶ，
０．７〜２．０×１０13／ｃｍ2程度の条件下でイオン
注入を行う。これにより、フィールド酸化膜８直下にチ
ャネルストップ不純物層９が形成される（図１
（ｅ））。次に、熱リン酸処理により第１及び第２シリ
コン窒化膜４，６を除去し、フッ酸処理によりポリシリ
コン膜３及び第１シリコン酸化膜２を除去する。その
後、従来技術により高濃度Ｎ型拡散層１０（ＭＯＳ型Ｆ
ＥＴにおけるソース又はドレイン層）を形成する。
【００１１】
【発明の効果】以上詳細に説明した様に、本発明を用い
ることにより、フィールド酸化膜形成後にチャネルスト
ッパー形成のためのイオン注入を行うため、従来のよう
に活性領域への拡散は生じない。また、素子分離領域上
と活性領域上との絶縁膜の厚さの違いにより、素子分離
領域直下にのみ選択的にイオン注入を行えるため、活性
領域への影響はまったくない。また、チャネルストップ
不純物層の拡散は生じないため、フィールド酸化膜直下
の濃度は高く、高濃度Ｎ型拡散層の回りの濃度は低く設
定することができるので、接合耐圧の低下を生じず、フ
ィールド反転電圧及びパンチスルー耐圧を高めることが
できる。さらに、活性領域へのしみ出しによる影響はほ
とんどないため、実効チャネル幅の減少も防止できる。
ることにより、フィールド酸化膜形成後にチャネルスト
ッパー形成のためのイオン注入を行うため、従来のよう
に活性領域への拡散は生じない。また、素子分離領域上
と活性領域上との絶縁膜の厚さの違いにより、素子分離
領域直下にのみ選択的にイオン注入を行えるため、活性
領域への影響はまったくない。また、チャネルストップ
不純物層の拡散は生じないため、フィールド酸化膜直下
の濃度は高く、高濃度Ｎ型拡散層の回りの濃度は低く設
定することができるので、接合耐圧の低下を生じず、フ
ィールド反転電圧及びパンチスルー耐圧を高めることが
できる。さらに、活性領域へのしみ出しによる影響はほ
とんどないため、実効チャネル幅の減少も防止できる。
【図１】本発明の一実施例の製造工程図である。
【図２】従来技術による素子分離領域の製造工程図であ
る。
る。
１ Ｐ型シリコン基板 ２ 第１シリコン酸化膜 ３ ポリシリコン膜 ４ 第１シリコン窒化膜 ５ 第２シリコン酸化膜 ６ 第２シリコン窒化膜 ７ 第３シリコン酸化膜 ８ フィールド酸化膜 ９ チャネルストップ不純物層 １０ 高濃度Ｎ型拡散層
Claims (1)
- 【請求項１】 半導体基板上にシリコン酸化膜を形成し
た後、ポリシリコン膜を形成し、該ポリシリコン膜上に
シリコン窒化膜及びシリコン酸化膜を形成する工程と、 該工程後、素子分離領域形成のパターニングを行う工程
と、 該工程後、フィールド酸化膜を形成し、該フィールド酸
化膜をエッチバックする工程と、 該工程後、前記素子分離領域にイオン注入を行うことに
よりチャネルストッパーを形成する工程とを有すること
を特徴とする、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21880691A JPH0555204A (ja) | 1991-08-29 | 1991-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21880691A JPH0555204A (ja) | 1991-08-29 | 1991-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555204A true JPH0555204A (ja) | 1993-03-05 |
Family
ID=16725644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21880691A Pending JPH0555204A (ja) | 1991-08-29 | 1991-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555204A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917837B2 (en) | 2002-03-28 | 2005-07-12 | Fanuc Ltd | Controller having an impact sensor |
| US7898029B2 (en) | 2008-12-17 | 2011-03-01 | Mitsubishi Electric Corporation | Semiconductor device internally having insulated gate bipolar transistor |
-
1991
- 1991-08-29 JP JP21880691A patent/JPH0555204A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917837B2 (en) | 2002-03-28 | 2005-07-12 | Fanuc Ltd | Controller having an impact sensor |
| US7898029B2 (en) | 2008-12-17 | 2011-03-01 | Mitsubishi Electric Corporation | Semiconductor device internally having insulated gate bipolar transistor |
| US8120107B2 (en) | 2008-12-17 | 2012-02-21 | Mitsubishi Electric Corporation | Semiconductor device internally having insulated gate bipolar transistor |
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