JPS6037614B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6037614B2 JPS6037614B2 JP51156766A JP15676676A JPS6037614B2 JP S6037614 B2 JPS6037614 B2 JP S6037614B2 JP 51156766 A JP51156766 A JP 51156766A JP 15676676 A JP15676676 A JP 15676676A JP S6037614 B2 JPS6037614 B2 JP S6037614B2
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- Japan
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- polycrystalline silicon
- silicon layer
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Description
【発明の詳細な説明】
本発明は、ｌｏｐ（Ｉｓｏｌａｔｉｏｎ ｂｙ Ｏｘｉ
ｄｅ ＆Ｐｏｌ＄ｉｌｉｃｏｎ）又はＶＩＰ（Ｖｅｅ−
Ｉｓｏｌａｔｉｏｎ ＭｔｈＰｏｌ俺ｉｌｉｃｏｎＢａ
ｃｋ−Ｆｉｌｌ）と称される技術（以下ｌＯＰと称する
）で素子間分離絶縁を行なう半導体装置の製造方法に関
する。
ｄｅ ＆Ｐｏｌ＄ｉｌｉｃｏｎ）又はＶＩＰ（Ｖｅｅ−
Ｉｓｏｌａｔｉｏｎ ＭｔｈＰｏｌ俺ｉｌｉｃｏｎＢａ
ｃｋ−Ｆｉｌｌ）と称される技術（以下ｌＯＰと称する
）で素子間分離絶縁を行なう半導体装置の製造方法に関
する。
一般に、ｌＯＰ法で素子間分離絶縁を行なった半導体装
置はベース領域、ェミッタ領域をアィソレーション領域
に衛合させることが可能であるから、素子の占有面積を
小さくすることができ、集積度を向上させることができ
る。
置はベース領域、ェミッタ領域をアィソレーション領域
に衛合させることが可能であるから、素子の占有面積を
小さくすることができ、集積度を向上させることができ
る。
第１図はｌＯＰ法を適用して製造したバィポーラ半導体
装置の要部説明図である。
装置の要部説明図である。
図に於いて、１はｐ型シリコン半導体基板、２はｎ型シ
リコン・ェピタキシャル層、３は二酸化シリコン膜、４
は多結晶シリコン層、５はｐ型ベース領域、６はｎ＋型
ェミッタ領域、７はｎ＋コレクタ・コンタクト領域、８
はベース・コンタクト領域をそれぞれ示す。
リコン・ェピタキシャル層、３は二酸化シリコン膜、４
は多結晶シリコン層、５はｐ型ベース領域、６はｎ＋型
ェミッタ領域、７はｎ＋コレクタ・コンタクト領域、８
はベース・コンタクト領域をそれぞれ示す。
ところで、この構造の半導体装置では、コレクタ・ェミ
ッ夕（Ｃ・Ｂ）短絡を発生し易いことが従来から問題に
なっている。
ッ夕（Ｃ・Ｂ）短絡を発生し易いことが従来から問題に
なっている。
その原因は、ェミッタ領域をセルフ・アラィンメント方
式で製造する工程にある。
式で製造する工程にある。
これを第２図乃至第５図を参照して説明する。第２図参
照 （１｝ 図はベース領域形成用窓３８が形成された状態
を表わしている。
照 （１｝ 図はベース領域形成用窓３８が形成された状態
を表わしている。
尚、各部の記号は第１図に倣うものとする。尚、記号３
′は窓３８をセルフ・アィソレーションで形成した為に
生じた段差を指示している。第３図参照 ‘２｝ 熱拡散法を適用し、窓３Ｂからｐ型不純物を拡
散してｐ型ベース領域５を形成する。
′は窓３８をセルフ・アィソレーションで形成した為に
生じた段差を指示している。第３図参照 ‘２｝ 熱拡散法を適用し、窓３Ｂからｐ型不純物を拡
散してｐ型ベース領域５を形成する。
この際、窓３Ｂは二酸化シリコン膜３Ａで覆われる。第
４図参照 糊 ァィソレーション領域側はセルフ・アラィンメント
として二酸化シリコン膜３Ａのパターニングを行ない、
ェミッタ形成用窓３Ｅを形成する。
４図参照 糊 ァィソレーション領域側はセルフ・アラィンメント
として二酸化シリコン膜３Ａのパターニングを行ない、
ェミッタ形成用窓３Ｅを形成する。
尚、記号３″は窓３Ｅをセルフ・アラィンメント方式で
形成した為に生じた段差を指示している。ところで、こ
の工程では、窓３８の形成のみならず、同時に、ベース
・コンクタト窓及びコレクタ・コンタクト窓（図示せず
）の形成も行なうようにしている。
形成した為に生じた段差を指示している。ところで、こ
の工程では、窓３８の形成のみならず、同時に、ベース
・コンクタト窓及びコレクタ・コンタクト窓（図示せず
）の形成も行なうようにしている。
一般に、コレクタ・コンタクト窓を形成する際、最も厚
い二酸化シリコン膜を除去しなければならない。従って
、そのエッチングを行なっている間に、窓３Ｅのエッチ
ングは、シリコン・ェピタキシヤル層２に形成されたＶ
カット溝に沿って深さ方向に進行する。第６図参照 ｛４｝ 化学気相成長法に依り、多結晶シリコン層９及
び燐桂酸ガラス層１０を形成し、熱処理を行なって、燐
桂酸ガラス層１０１こ含まれる燐を所謂スルー拡散させ
、ｎ十型ェミッタ領域６を形成する。
い二酸化シリコン膜を除去しなければならない。従って
、そのエッチングを行なっている間に、窓３Ｅのエッチ
ングは、シリコン・ェピタキシヤル層２に形成されたＶ
カット溝に沿って深さ方向に進行する。第６図参照 ｛４｝ 化学気相成長法に依り、多結晶シリコン層９及
び燐桂酸ガラス層１０を形成し、熱処理を行なって、燐
桂酸ガラス層１０１こ含まれる燐を所謂スルー拡散させ
、ｎ十型ェミッタ領域６を形成する。
すると、燐は、Ｖカット溝に沿って深く拡散され、Ｃ・
Ｅ短絡を生ずることになる。本発明は、ｌＯＰ法でアィ
ソレーション領域を形成した半導体装置のェミッタ領域
をセルフ・アラィンメント方式で形成しても、Ｃ・Ｅ短
絡を生じないようにするもので、以下これを詳細に説明
する。第６図乃至第１２図は本発明−実施例の工程順序
を表わすもので、次に、これ等の図を参照して説明する
。
Ｅ短絡を生ずることになる。本発明は、ｌＯＰ法でアィ
ソレーション領域を形成した半導体装置のェミッタ領域
をセルフ・アラィンメント方式で形成しても、Ｃ・Ｅ短
絡を生じないようにするもので、以下これを詳細に説明
する。第６図乃至第１２図は本発明−実施例の工程順序
を表わすもので、次に、これ等の図を参照して説明する
。
第６図参照
‘１’ 図はＩＰＯ法を適用してアィソレーション領域
を形成した状態を示している。
を形成した状態を示している。
尚、１２はｎ型シリコン・ェピタキシャル層、１３は二
酸化シリコン膜、１４は多結晶シリコン層をそれぞれ示
している。また、素子形成領域表面には、例えば、二酸
化シリコン膜が存在しないようにエッチングを行なって
ェピタキシャル層１２の表面を露出させあるものとする
。第７図参照 【２｝ 例えば化学気相成長法を適用し、多結晶シリコ
ン層１５（第１の多結晶シリコン層）を例えば厚さ〜５
００〔Ａ〕に形成する。
酸化シリコン膜、１４は多結晶シリコン層をそれぞれ示
している。また、素子形成領域表面には、例えば、二酸
化シリコン膜が存在しないようにエッチングを行なって
ェピタキシャル層１２の表面を露出させあるものとする
。第７図参照 【２｝ 例えば化学気相成長法を適用し、多結晶シリコ
ン層１５（第１の多結晶シリコン層）を例えば厚さ〜５
００〔Ａ〕に形成する。
第８図参照
【３｝ 選択的にフオト・レジスト膜１６を形成する。
■ イオン注入法を適用し、棚素イオンをェピタキシャ
ル層１２中に導入してｐ型ベース領域１７を形成する。
尚、‘３’、■の工程のかわりに、二酸化ケイ素膜をマ
スクとして、熱拡散法によりホウ素を拡散し、ｐ型ベー
ス領域１７を形成してもよい。第９図参照 ■ 例えば、化学気相成長法を適用し、窒化シリコン膜
１８を例えば厚さ〜２０００〔Ａ〕程度に形成する。
ル層１２中に導入してｐ型ベース領域１７を形成する。
尚、‘３’、■の工程のかわりに、二酸化ケイ素膜をマ
スクとして、熱拡散法によりホウ素を拡散し、ｐ型ベー
ス領域１７を形成してもよい。第９図参照 ■ 例えば、化学気相成長法を適用し、窒化シリコン膜
１８を例えば厚さ〜２０００〔Ａ〕程度に形成する。
（６｝ 通常のフオト・エッチング法を適用しト窒化シ
リコン膜１８の選択的エッチングを行ない酸化用窓１８
Ａを形成する。
リコン膜１８の選択的エッチングを行ない酸化用窓１８
Ａを形成する。
第１０図参照
‘７１酸化性雰囲気中で熱処理を行ない、多結晶シリコ
ン層１５の一部、ェピタキシャル層１２の一部を酸化し
、二酸化シリコン膜１３′を形成する。
ン層１５の一部、ェピタキシャル層１２の一部を酸化し
、二酸化シリコン膜１３′を形成する。
第１１図参照
｛８｝ 姿化シリコン膜１８を除去する。
■ 例えば化学気相成長法を適用し、多結晶シリコン層
１９（第２の多結晶シリコン層）を例えば〜５００〔Ａ
〕程度に形成する。
１９（第２の多結晶シリコン層）を例えば〜５００〔Ａ
〕程度に形成する。
‘１０ 同じく化学気相成長法を適用して燐桂酸ガラス
膜２０（不純物ドープ酸化膜）を形成する。
膜２０（不純物ドープ酸化膜）を形成する。
（１１）通常のフオト・エッチング法に依り、鱗桂酸ガ
ラス膜２０のパタ−ニングを行ない、ベース・コンタク
ト領域上の部分を除去する。第１２図参照 （１２）熱処理を行なって、燐桂酸ガラス膜２０に合さ
れる燐を多結晶シリコン層１９，１５を介してスルー拡
散させ、ｎ＋型ェミッタ領域２１及びコレクタ・コンタ
クト領域２２を形成する。
ラス膜２０のパタ−ニングを行ない、ベース・コンタク
ト領域上の部分を除去する。第１２図参照 （１２）熱処理を行なって、燐桂酸ガラス膜２０に合さ
れる燐を多結晶シリコン層１９，１５を介してスルー拡
散させ、ｎ＋型ェミッタ領域２１及びコレクタ・コンタ
クト領域２２を形成する。
この後、通常の工程を経て電極配線等を形成する。
前記説明で判るように、本発明に依れば、ェミッタ領域
形成用窓はエッチングで形成するものではないから、半
導体バルクに形成されたＶカット溝に沿ってェミッタ領
域が延びてコレクタ領域と短絡することは全くない。
形成用窓はエッチングで形成するものではないから、半
導体バルクに形成されたＶカット溝に沿ってェミッタ領
域が延びてコレクタ領域と短絡することは全くない。
従って、コレクタ・ェミッ夕耐圧が高く、集積性の高い
半導体装置を容易に製造することができる。尚、本発明
は前記実施例のｌＯＰ法以外にも、周知のアイソプレー
ナ法の如き酸化膜埋設アィソレーション法一般における
セルフ・アラィンメント工程の場合に適用しても前記同
様の効果が得られることは云うまでもなし、。
半導体装置を容易に製造することができる。尚、本発明
は前記実施例のｌＯＰ法以外にも、周知のアイソプレー
ナ法の如き酸化膜埋設アィソレーション法一般における
セルフ・アラィンメント工程の場合に適用しても前記同
様の効果が得られることは云うまでもなし、。
第１図乃至第５図は従来例の説明図、第６図乃至第１２
図は本発明一実施例の工程説明図をそれぞれ表わす。 図に於いて、１２はェピタキシャル層、１３は二酸化シ
リコン膜、１４は多結晶シリコン層、１５は多結晶シリ
コン層、１６はフオト・レジスト膜、１７はベース領域
、１８は窒化シリコン膜、１９は多結晶シリコン層、２
０は燐桂酸ガラス膜、２１はヱミッタ領域、２２はコレ
クタ・コンタクト領域をそれぞれ示す。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図
図は本発明一実施例の工程説明図をそれぞれ表わす。 図に於いて、１２はェピタキシャル層、１３は二酸化シ
リコン膜、１４は多結晶シリコン層、１５は多結晶シリ
コン層、１６はフオト・レジスト膜、１７はベース領域
、１８は窒化シリコン膜、１９は多結晶シリコン層、２
０は燐桂酸ガラス膜、２１はヱミッタ領域、２２はコレ
クタ・コンタクト領域をそれぞれ示す。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図
Claims (1)
- １ 酸化膜が埋設されてなる素子形成領域分離用のアイ
ソレーシヨン領域を有している半導体基板に第１の多結
晶シリコン層を形成し、次いで、少なくとも一端を前記
アイソレーシヨン領域でセルフ・アラインメントとして
不純物を導入しベース領域を形成し、次いで、前記第１
の多結晶シリコン層上に選択酸化予定部分を除く全面に
窒化シリコン膜を形成し、次いで、前記窒化シリコン膜
を選択酸化用マスクとし少なくとも前記第１の多結晶シ
リコン層を選択的に酸化して二酸化シリコン膜となし、
次いで、前記選択酸化用マスクとして用いた窒化シリコ
ン膜を除去してから第２の多結晶シリコン層を形成し、
次いで、前記第２の多結晶シリコン層上に少なくともベ
ース・コンタクト領域に対応する部分を除き不純物ドー
プ酸化膜を形成し、しかる後、前記二酸化シリコン膜を
マスクとし且つ少なくとも一端を前記アイソレーシヨン
領域でセルフ・アラインメントとして不純物を導入しエ
ミツタ領域及びコレク・コンタクト領域を形成する工程
が含まれてなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51156766A JPS6037614B2 (ja) | 1976-12-25 | 1976-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51156766A JPS6037614B2 (ja) | 1976-12-25 | 1976-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5380174A JPS5380174A (en) | 1978-07-15 |
| JPS6037614B2 true JPS6037614B2 (ja) | 1985-08-27 |
Family
ID=15634836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51156766A Expired JPS6037614B2 (ja) | 1976-12-25 | 1976-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037614B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661138A (en) * | 1979-10-23 | 1981-05-26 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5690559A (en) * | 1979-12-22 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5867060A (ja) * | 1981-10-19 | 1983-04-21 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915495B2 (ja) * | 1974-10-04 | 1984-04-10 | 日本電気株式会社 | 半導体装置 |
-
1976
- 1976-12-25 JP JP51156766A patent/JPS6037614B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5380174A (en) | 1978-07-15 |
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