JPH02309716A - Frequency divider - Google Patents
Frequency dividerInfo
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- JPH02309716A JPH02309716A JP12897089A JP12897089A JPH02309716A JP H02309716 A JPH02309716 A JP H02309716A JP 12897089 A JP12897089 A JP 12897089A JP 12897089 A JP12897089 A JP 12897089A JP H02309716 A JPH02309716 A JP H02309716A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はＰＬＬマルチプライヤ等に使用できる分周器
に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a frequency divider that can be used in a PLL multiplier or the like.
（従来の技術）
従来の分周器、特にデュアルモジュラスプリスケーラを
利用した分周器、所謂パルススワロ−カウンタにおいて
は、第３図に一例を示す如（デュアルモジュラスプリス
ケーラ１、Ｎ進（第２図では４進）カウンタ２、Ａ進（
第２図では３進）カウンタ３の他にこれらを制御するた
めのコントローラ４を設けて、パルススワロ−カウンタ
ＩＯを構成していた。゛
（発明が解決しようとする課題）
しかし上記した如き従来の技術によればコントローラ４
は、同時に計数させられているＮ進、Ａ進カウンタ（Ｎ
＞Ａ）の早く計数の終るＡ進カウンタの計数が終った時
点を検出して、デュアルモジュラスプリスケーラの分周
比切替制御をし、Ｎ進カウンタの計数が終り、再度Ｎ進
カウンタの計数が開始されるのと同時にＡ進カウンタの
計数を開始させる（リセットを行なう）等の機能が必要
でありディスクリート回路で構成するには回路が複雑で
あるという問題点があった。また、コントローラ４とし
て１チツプ集積回路もある（たとえばモトローラ社製Ｍ
Ｃ１２０１４等）が高価であるという問題点もあった
。(Prior Art) An example of a conventional frequency divider, especially a frequency divider using a dual modulus prescaler, a so-called pulse swallow counter, is shown in FIG. Quaternary) Counter 2, A-base (
In FIG. 2, in addition to the ternary counter 3, a controller 4 for controlling these is provided to constitute a pulse swallow counter IO. (Problem to be solved by the invention) However, according to the conventional technology as described above, the controller 4
is an N-ary and A-ary counter (N
> A) Detects the point in time when the counting of the A-ary counter ends earlier, controls the division ratio switching of the dual modulus prescaler, ends the counting of the N-ary counter, and starts counting again. It is necessary to have a function such as starting counting (resetting) the A-adic counter at the same time as the A-adic counter is counted, and there is a problem in that the circuit is complicated when constructed from discrete circuits. There is also a one-chip integrated circuit as the controller 4 (for example, Motorola's M
C12014, etc.) is expensive.
この発明はパスルスワロ−カウンタと等価な分周器を簡
単な構成で提供することを目的とする。An object of the present invention is to provide a frequency divider equivalent to a pulse swallow counter with a simple configuration.
（課題を解決するための手段）
この発明の分周器は、デュアルモジュラスプリスケーラ
と、デュアルモジュラスプリスケーラの出力を分周す゛
るＮ進カウンタと、Ｎ進カウンタの出力を入力とし、Ｎ
進カウンタ出力１周期のＸ／Ｎ期間（Ｘは自然数）論理
Ｉｔ １ ＋＋となる出力を生成し、かつ該出力をデュ
アルモジュラスプリスケーラの分周比切換信号とする論
理回路とを備えたことを特徴とするものである。(Means for Solving the Problems) A frequency divider of the present invention includes a dual modulus prescaler, an N-ary counter that divides the output of the dual modulus prescaler, and an N-ary counter whose input is the output of the N-ary counter.
It is characterized by comprising a logic circuit that generates an output that becomes the logic It 1 ++ for an X/N period (X is a natural number) of one cycle of the base counter output, and uses the output as a division ratio switching signal of a dual modulus prescaler. That is.
（作用）
本発明の分周器は上記の如（構成したためデュアルモジ
ュラスプリスケーラの分周比Ｐ、（Ｐ＋１）が論理回路
の出力によって切換えられ、分周器の分周比Ｎ、°は（
プリスケーラが分周比切換信号が論理ＰＩ Ｉ Ｔ＃の
とき分周比Ｐ、論理ｆｌ ＯｔＴのとき分周比（Ｐ＋１
）となる場合）
Ｎ ７’ ＝Ｐ［Ｎ−（Ｎ−Ｘ）） ＋（Ｐ＋１）（Ｎ
−Ｘ）で定まり、従来必要とした（Ｎ−Ｘ）に相当する
Ａ進カウンタと、デュアルモジュラスプリスケーラを切
換えると共にＮ進およびＡ進カウンタのリセツトを制御
するコントローラとは必要なくなり、簡単な論理回路で
すむことになる。(Operation) Since the frequency divider of the present invention is configured as described above, the frequency division ratio P, (P+1) of the dual modulus prescaler is switched by the output of the logic circuit, and the frequency division ratio N, ° of the frequency divider is (
The prescaler selects the division ratio P when the division ratio switching signal is logic PIIT#, and the division ratio (P+1) when the logic fl OtT.
)) N 7' = P[N-(N-X)) +(P+1)(N
-X), the conventionally required A-base counter corresponding to (N-X) and a controller that switches the dual modulus prescaler and controls the reset of the N-base and A-base counters are no longer required, and a simple logic circuit is required. It will be fine.
また、分周比ＮＴ ｇは値ＰおよびＮを定めるほか、値
Ｘを定めておくことにより、定めることができる。Further, the frequency division ratio NT g can be determined by determining the value X in addition to determining the values P and N.
（実施例） 以下、この発明を実施例により説明する。(Example) This invention will be explained below with reference to Examples.
第１図はこの発明の一実施例の構成を示すブロック図で
ある。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
本実施例は分周比６７の分周器の場合を例示している。This embodiment exemplifies the case of a frequency divider with a frequency division ratio of 67.
デュアルモジュラスプリスケーラ１からの出力は増幅器
５で増幅し、ＪＫフリップフロップ２１および２□で構
成した４進アツプカウンタ２にクロック信号として供給
し、ＪＫフリップフロップ２ＡのＱ出力およびＪＫフリ
ップフロップ２□のＱ出力はアンドゲート６に供給して
論理積演算し、アンドゲート６の出力を分周比切換信号
としてデュアルモジュラスプリスケーラ１に供給する。The output from the dual modulus prescaler 1 is amplified by the amplifier 5 and supplied as a clock signal to the quaternary up counter 2 composed of the JK flip-flop 21 and 2□, and the Q output of the JK flip-flop 2A and the JK flip-flop 2□ are The Q output is supplied to an AND gate 6 for logical product operation, and the output of the AND gate 6 is supplied to the dual modulus prescaler 1 as a frequency division ratio switching signal.
上記したこの実施例においては、アンドゲート６にＪＫ
フリップフロップ２ＩのＱ出力とＪＫフリップフロップ
２□のＱ出力とを入力することによって、ＪＫフリップ
フロップ２ｔの出力１周期の１ノ４期間長の期間、論理
ｔｒ １１１となる信号ｆを取り出したことになり、こ
の信号ｆを分周比切換信号としてデュアルモジュラスプ
リスケーラ１の分周比切換を行なわせる。In this embodiment described above, the AND gate 6 has JK
By inputting the Q output of the flip-flop 2I and the Q output of the JK flip-flop 2□, a signal f which becomes logic tr 111 for a period of 1/4 period length of one output cycle of the JK flip-flop 2t is extracted. This signal f is used as a frequency division ratio switching signal to switch the frequency division ratio of the dual modulus prescaler 1.
上記の如く構成したこの実施例における動作のタイミン
グは第２図に示す如くになる。The timing of operation in this embodiment constructed as described above is as shown in FIG.
第２図（ａ）は入力パルスａを示し、第２図（ｂ）はデ
ュアルモジュラスプリスケーラ１の出力すすなわちＪＫ
フリップフロップ２１および２．へのクロック信号を示
している。第２図（ｂ）に示すクロック信号はＪＫフリ
ップフロップ２．で２分周され、ＪＫフリップフロップ
２１のＱ出力は第２図（ｃ）に示す如くである。ＪＫフ
リップフロップ２１のＱ出力はＪＫフリップフロップ２
．で２分周され、ＪＫフリップフロップ２□のＱ出力は
第２図（ｄ）に示す如くであり、Ｑ出力は第２図（ｅ）
に示す如くである。FIG. 2(a) shows the input pulse a, and FIG. 2(b) shows the output of the dual modulus prescaler 1, that is, JK
Flip-flops 21 and 2. shows the clock signal to. The clock signal shown in FIG. 2(b) is applied to the JK flip-flop 2. The Q output of the JK flip-flop 21 is as shown in FIG. 2(c). The Q output of JK flip-flop 21 is JK flip-flop 2.
．． The Q output of JK flip-flop 2□ is as shown in Figure 2 (d), and the Q output is as shown in Figure 2 (e).
As shown.
一方、アンドゲート６の出力すなわち分周比切換信号ｆ
は第２図（ｆ）に示す如くである。デュアルモジュラス
プリスケーラ１は分周比切換信号ｆが論理＄１１７１の
とき（期間■）次の周期を１６分周（＝Ｐ）Ｌ、分周比
切換信号ｆが論理Ｉｆ ＯｆＦのとき（期間Ｉ〜■）次
の周期を１７分周（＝Ｐ＋１）する。したがって期間（
１）は１６分周、期間（■〜■）は１７分周することに
なり、ＪＫフリップフロップ２□のＱ出力から入力パル
スを６７分周した出力が得られる。・
しかし、一般に分周比Ｎ７はＮ ｔ ＝ Ｐ （Ｎ −
Ａ） ’−。On the other hand, the output of the AND gate 6, that is, the frequency division ratio switching signal f
is as shown in FIG. 2(f). Dual modulus prescaler 1 divides the next period by 16 (=P) L when the frequency division ratio switching signal f is logic $1171 (period ■), and when the frequency division ratio switching signal f is logic If Off (period I~ (2) Divide the next period by 17 (=P+1). Therefore the period (
1) is frequency-divided by 16, and period (■ to ■) is frequency-divided by 17, and an output obtained by frequency-dividing the input pulse by 67 is obtained from the Q output of JK flip-flop 2□.・However, in general, the frequency division ratio N7 is N t = P (N −
A) '-.
（Ｐ＋１）Ａで示される。ここでＰ、（Ｐ＋１）はデュ
アルモジュラスプリスケーラの分周比、Ｎは第１分周器
の分周比、Ａ （Ａ＜Ｎ）は第２分周器の分周比である
。６７分周比のパルススワロ−カウンタを構成するため
には、第５図に示した如（Ｐ＝１６すなわち分周比１６
．１７のデュアルモジュラスプリスケーラ１．４進アツ
プカウンタ（Ｎ＝４）２および３進カウンタ（Ａ＝３）
３のほかに、デュアルモジュラスプリスケーラｌおよび
カウンタ２．３を制御するコントローラ４が必要であっ
た。Denoted by (P+1)A. Here, P and (P+1) are the frequency division ratio of the dual modulus prescaler, N is the frequency division ratio of the first frequency divider, and A (A<N) is the frequency division ratio of the second frequency divider. In order to configure a pulse swallow counter with a frequency division ratio of 67, as shown in FIG.
．． 17 dual modulus prescalers 1. Quaternary up counter (N=4) 2 and ternary counter (A=3)
3, a controller 4 was required to control the dual modulus prescaler l and the counter 2.3.
しかるに上記した如く４進アツプカウンタ２とアンドゲ
ート６とによって、分周比切換信号を生成することによ
り実質的に３進カウンタ３とコントローラ４とを構成し
たことになる。すなわち、４進アツプカウンタ２の出力
１周期のＸ／４分割長（Ｘ＝’ｌ）の期間、論理Ｉｔ
Ｉ ＩＩとなる信号ｆを生成したことにより、本実施例
のパルススワロ−カウンタの分周比ＮＴ ゛は分周比切
換信号が論理ｔｔ Ｉ ＩＦのとき分周比Ｐ、論理Ｉｆ
ＯＩｔのとき分周比（Ｐ＋１）となる場合
Ｎ 、 ’ ＝１６［４−（４−Ｘ）］ ＋（１６
＋１）（４−Ｘ）＝６７ 但しＸ＝１
となって、３進カウンタ３およびコントローラ４を使用
せず同一分周比のパルススワロ−カウンタが構成でき、
これは第５図に示したパルススワロ−カウンタと等価で
ある。However, as described above, by generating the division ratio switching signal using the quaternary up counter 2 and the AND gate 6, the ternary counter 3 and the controller 4 are essentially configured. That is, during the period of X/4 division length (X='l) of one cycle of the output of the quaternary up counter 2, the logic It
By generating the signal f that becomes I II, the frequency division ratio NT of the pulse swallow counter of this embodiment becomes the frequency division ratio P when the frequency division ratio switching signal is logic tt I IF, and logic If
When OIt, the division ratio is (P+1), N,' = 16 [4-(4-X)] + (16
+1)(4-X)=67 However, since X=1, a pulse swallow counter with the same frequency division ratio can be configured without using the ternary counter 3 and the controller 4.
This is equivalent to the pulse swallow counter shown in FIG.
つぎにこの発明の他の実施例について説明する。Next, other embodiments of the invention will be described.
この発明の他の実施例は第３図に示す如く、この発明の
一実施例における４進アツプカウンタに代って、８進ア
ツプカウンタ７を用いた例である。Another embodiment of the present invention, as shown in FIG. 3, is an example in which an octal up counter 7 is used in place of the quaternary up counter in the embodiment of the present invention.
８進アツプカウンタ７の出力Ｑａ 、 Ｑａ 、 Ｑｃ
は論理回路１１に供給し、論理回路９の出力を分周比切
換信号としてデュアルモジュラスプリスケーラエ、に供
給して、デュアルモジュラスプリスケーラＩＡの分周比
を切換える。Output Qa, Qa, Qc of octal up counter 7
is supplied to the logic circuit 11, and the output of the logic circuit 9 is supplied as a division ratio switching signal to the dual modulus prescaler IA to switch the division ratio of the dual modulus prescaler IA.
８進アツプカウンタフの出力ＱＡ、Ｑ、およびＱ、は第
１表に示す如（である。The outputs QA, Q, and Q of the octal up-counter are as shown in Table 1.
第１表
また、論理−回路８はＸ＝１とするときは第４図−（ａ
）の如（８進アツプカウンタ７の出力Ｑ７、Ｑｌｌおよ
びＱｃを入力とするアンドゲート８Ｉのみで構成できて
、８進アツプカウンタ１０の出力１周期の１７８分割長
の期間、論理ｒｔ １ ｕとなる信号ｆが生成される。Table 1 Also, logic circuit 8 is shown in Figure 4 (a) when X=1.
) (It can be configured only with an AND gate 8I that receives the outputs Q7, Qll, and Qc of the octal up counter 7, and the logic rt 1 u and A signal f is generated.
論理回路８はＸ＝２とするときは第４図（ｂ）の如（ａ
Ｊアンプカウンタ７の出力Ｑ、およびＱＣを入力とする
アンドゲート８□のみで構成でき、Ｘ＝３とするときは
第４図（ｃ）に示す如く出力Ｑ、およびＱ、の出力を人
力とするオアゲート８３とオアゲート８３の出力および
８進アツプカウンタ７のＱｃを人力とするアンドゲート
８４とのみで構成でき、Ｘ＝４とするときは第４図（ｄ
）に示す如く出力ＱＣを直接分周比切換信号とすること
により構成できる。また、同様にＸ＝５とするときは第
４図（ｅ）に示す如く出力ＱＡおよびＱａの出力を人力
とするアンドゲート８、とアンドゲート８．の出力およ
び出力Ｑ、の出力を入力とするオアゲート８６のみで構
成でき、Ｘ＝６とするときは出力Ｑ、およびＱ。を人力
とするオアゲート８７のみで構成でき、Ｘ＝７とすると
きは出力ＱＡ、Ｑ、およびＱ、を入力とするオアゲート
８．のみで構成できる。The logic circuit 8 operates as shown in FIG. 4(b) when X=2.
It can be configured with only an AND gate 8□ which takes the output Q and QC of the J amplifier counter 7 as input, and when X=3, the output Q and the output of Q can be manually controlled as shown in Fig. 4(c). It can be configured only with an OR gate 83 and an AND gate 84 that manually inputs the output of the OR gate 83 and the Qc of the octal up counter 7. When X=4,
), it can be constructed by directly using the output QC as a frequency division ratio switching signal. Similarly, when X=5, as shown in FIG. 4(e), an AND gate 8 whose outputs QA and Qa are manually operated, and an AND gate 8. It can be configured with only an OR gate 86 which receives as inputs the outputs of Q and Q, and when X=6, the outputs Q and Q. It can be configured only with an OR gate 87 which uses human power, and when X=7, an OR gate 87 with outputs QA, Q, and Q as inputs. It can be configured only with
いまデュアルモジュラスプリスケーラＩＡが、分周比切
換信号論理１１１１Ｆのとき分周比Ｐ、論理４１０ Ｆ
ｆとき分周比（Ｐ＋１）を選択する場合は、分周比Ｎ？
’ ＝Ｐ Ｘｒ８−（８−Ｘ）］ −）−（Ｐ＋１
）（８−Ｘ）となる。Now, when the dual modulus prescaler IA has the division ratio switching signal logic 1111F, the division ratio P and the logic 410F.
When selecting frequency division ratio (P+1) at f, frequency division ratio N?
' = P Xr8-(8-X)] -)-(P+1
)(8-X).
またデュアルモジュラスプリスケーラｌａ’が、分周比
切換信号論理ｔｔ １ ｒｅのとき分周比（Ｐ＋１）、
論理ＩＩ Ｏ？１のとき分周比Ｐ・を選択する場合は、
分周比ＮＹ ’ ＝ ＰＸ（８−Ｘ）＋（Ｐ＋１）Ｘ
となる。Further, when the dual modulus prescaler la' is in the division ratio switching signal logic tt 1 re, the division ratio (P+1),
Logic II O? When selecting the division ratio P when it is 1,
Frequency division ratio NY' = PX (8-X) + (P+1)X
becomes.
なお、上記した如く本発明の一実施例では６７分周の場
合、すなわちＰ＝１６、Ｎ＝４、Ａ＝（Ｎ １）＝３
の場合を例示したが、本発明の他の実施例の如＜ Ｐ、
Ｎ、ＡはＮ＞Ａの範囲で任意に選択することができ、何
れの場合もＮ進カウンタおよび論理回路でＡ進カウンタ
およびコントローラに代えることができて、パルススワ
ローカウンタを実現できる。As mentioned above, in one embodiment of the present invention, in the case of frequency division by 67, that is, P=16, N=4, A=(N 1)=3
However, other embodiments of the present invention <P,
N and A can be arbitrarily selected within the range of N>A, and in either case, an N-ary counter and a logic circuit can be used in place of the A-ary counter and controller to realize a pulse swallow counter.
（発明の効果）
以上説明した如（この発明ではパルススワロ−カウンタ
を構成するために従来必要としたＡ進カウンタおよびコ
ントローラは不要となり、Ｎ進カウンタの出力を入力と
し、かつ出力をデュアルモジュラスプリスケーラの分周
比を切換える分周比切換信号とする論理回路を新たに設
けるのみですむため、回路構成はきわめて簡単となり、
実装上パターン設計も簡単となる。さらに誤動作の要因
も減少する効果がある。(Effects of the Invention) As explained above (in this invention, the A-ary counter and the controller that were conventionally required to configure a pulse swallow counter are no longer necessary, and the output of the N-adic counter is used as input, and the output is used as the dual modulus prescaler. The circuit configuration is extremely simple, as it is only necessary to provide a new logic circuit for the division ratio switching signal that switches the division ratio.
In terms of implementation, pattern design is also easier. Furthermore, it has the effect of reducing the causes of malfunction.
特にＮの値が小さい場合、新たに設ける論理回路はきわ
めて簡単なものとなり大きな効果が得られる。Particularly when the value of N is small, the newly provided logic circuit becomes extremely simple and a great effect can be obtained.
したがって安価に分周器を構成することができる。Therefore, the frequency divider can be constructed at low cost.
第１図はこの発明の一実施例の構成を示すブロック図。
第２図はこの発明の一実施例の作用の説明に供するタイ
ミング図。
第３図はこの発明の他の実施例の構成を示すブロック図
。
第４図はこの発明の他の実ｊ１例における論理回路の構
成図。。
第５図は従来例の構成を示すブロック図。
１・・・デュアルモジュラスプリスケーラ、２・・・４
進アツプカウンタ、３・・・３進カウンタ、４・・・コ
ントローラ、６・・・アンドゲート、２１および２□
・・・ＪＫフリップフロップ、７・・・８進アツプカウ
・ンタ、８・・・論理回路。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. FIG. 2 is a timing chart for explaining the operation of an embodiment of the present invention. FIG. 3 is a block diagram showing the configuration of another embodiment of the invention. FIG. 4 is a configuration diagram of a logic circuit in another example of the present invention. . FIG. 5 is a block diagram showing the configuration of a conventional example. 1...Dual modulus prescaler, 2...4
Numerical up counter, 3... Ternary counter, 4... Controller, 6... And gate, 21 and 2□
...JK flip-flop, 7...octal up counter, 8...logic circuit.
Claims (1)
スプリスケーラの出力を分周する１個のＮ進カウンタと
、Ｎ進カウンタの出力を入力とし、Ｎ進カウンタ出力１
周期のＸ／Ｎ期間（ＸはＮ＞Ｘの自然数）論理”１”と
なる出力を生成し、かつ該出力をデュアルモジュラスプ
リスケーラの分周比切換信号とする論理回路とを備えた
ことを特徴とする分周器。A dual modulus prescaler, one N-ary counter that divides the output of the dual modulus prescaler, and an N-ary counter output with the output of the N-ary counter as input.
It is characterized by comprising a logic circuit that generates an output that becomes logic "1" for a period of X/N of the cycle (X is a natural number where N>X) and uses the output as a division ratio switching signal of a dual modulus prescaler. A frequency divider.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128970A JP2571622B2 (en) | 1989-05-24 | 1989-05-24 | Divider |
Applications Claiming Priority (1)
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Publications (2)
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|---|---|
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| JP2571622B2 JP2571622B2 (en) | 1997-01-16 |
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ID=14997914
Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571622B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883435A (en) * | 1981-11-12 | 1983-05-19 | Nec Corp | Pulse swallow frequency dividing circuit |
-
1989
- 1989-05-24 JP JP1128970A patent/JP2571622B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883435A (en) * | 1981-11-12 | 1983-05-19 | Nec Corp | Pulse swallow frequency dividing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2571622B2 (en) | 1997-01-16 |
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