JPH02309716A - 分周器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はＰＬＬマルチプライヤ等に使用できる分周器
に関する。

（従来の技術） 従来の分周器、特にデュアルモジュラスプリスケーラを
利用した分周器、所謂パルススワロ−カウンタにおいて
は、第３図に一例を示す如（デュアルモジュラスプリス
ケーラ１、Ｎ進（第２図では４進）カウンタ２、Ａ進（
第２図では３進）カウンタ３の他にこれらを制御するた
めのコントローラ４を設けて、パルススワロ−カウンタ
ＩＯを構成していた。゛ （発明が解決しようとする課題） しかし上記した如き従来の技術によればコントローラ４
は、同時に計数させられているＮ進、Ａ進カウンタ（Ｎ
＞Ａ）の早く計数の終るＡ進カウンタの計数が終った時
点を検出して、デュアルモジュラスプリスケーラの分周
比切替制御をし、Ｎ進カウンタの計数が終り、再度Ｎ進
カウンタの計数が開始されるのと同時にＡ進カウンタの
計数を開始させる（リセットを行なう）等の機能が必要
でありディスクリート回路で構成するには回路が複雑で
あるという問題点があった。また、コントローラ４とし
て１チツプ集積回路もある（たとえばモトローラ社製Ｍ
　Ｃ１２０１４等）が高価であるという問題点もあった
。

この発明はパスルスワロ−カウンタと等価な分周器を簡
単な構成で提供することを目的とする。

（課題を解決するための手段） この発明の分周器は、デュアルモジュラスプリスケーラ
と、デュアルモジュラスプリスケーラの出力を分周す゛
るＮ進カウンタと、Ｎ進カウンタの出力を入力とし、Ｎ
進カウンタ出力１周期のＸ／Ｎ期間（Ｘは自然数）論理
Ｉｔ　１　＋＋となる出力を生成し、かつ該出力をデュ
アルモジュラスプリスケーラの分周比切換信号とする論
理回路とを備えたことを特徴とするものである。

（作用） 本発明の分周器は上記の如（構成したためデュアルモジ
ュラスプリスケーラの分周比Ｐ、（Ｐ＋１）が論理回路
の出力によって切換えられ、分周器の分周比Ｎ、°は（
プリスケーラが分周比切換信号が論理ＰＩ　Ｉ　Ｔ＃の
とき分周比Ｐ、論理ｆｌ　ＯｔＴのとき分周比（Ｐ＋１
）となる場合） Ｎ　７’　＝Ｐ［Ｎ−（Ｎ−Ｘ））　＋（Ｐ＋１）（Ｎ
−Ｘ）で定まり、従来必要とした（Ｎ−Ｘ）に相当する
Ａ進カウンタと、デュアルモジュラスプリスケーラを切
換えると共にＮ進およびＡ進カウンタのリセツトを制御
するコントローラとは必要なくなり、簡単な論理回路で
すむことになる。

また、分周比ＮＴ　ｇは値ＰおよびＮを定めるほか、値
Ｘを定めておくことにより、定めることができる。

（実施例） 以下、この発明を実施例により説明する。

第１図はこの発明の一実施例の構成を示すブロック図で
ある。

本実施例は分周比６７の分周器の場合を例示している。

デュアルモジュラスプリスケーラ１からの出力は増幅器
５で増幅し、ＪＫフリップフロップ２１および２□で構
成した４進アツプカウンタ２にクロック信号として供給
し、ＪＫフリップフロップ２ＡのＱ出力およびＪＫフリ
ップフロップ２□のＱ出力はアンドゲート６に供給して
論理積演算し、アンドゲート６の出力を分周比切換信号
としてデュアルモジュラスプリスケーラ１に供給する。

上記したこの実施例においては、アンドゲート６にＪＫ
フリップフロップ２ＩのＱ出力とＪＫフリップフロップ
２□のＱ出力とを入力することによって、ＪＫフリップ
フロップ２ｔの出力１周期の１ノ４期間長の期間、論理
ｔｒ　１１１となる信号ｆを取り出したことになり、こ
の信号ｆを分周比切換信号としてデュアルモジュラスプ
リスケーラ１の分周比切換を行なわせる。

上記の如く構成したこの実施例における動作のタイミン
グは第２図に示す如くになる。

第２図（ａ）は入力パルスａを示し、第２図（ｂ）はデ
ュアルモジュラスプリスケーラ１の出力すすなわちＪＫ
フリップフロップ２１および２．へのクロック信号を示
している。第２図（ｂ）に示すクロック信号はＪＫフリ
ップフロップ２．で２分周され、ＪＫフリップフロップ
２１のＱ出力は第２図（ｃ）に示す如くである。ＪＫフ
リップフロップ２１のＱ出力はＪＫフリップフロップ２
．で２分周され、ＪＫフリップフロップ２□のＱ出力は
第２図（ｄ）に示す如くであり、Ｑ出力は第２図（ｅ）
に示す如くである。

一方、アンドゲート６の出力すなわち分周比切換信号ｆ
は第２図（ｆ）に示す如くである。デュアルモジュラス
プリスケーラ１は分周比切換信号ｆが論理＄１１７１の
とき（期間■）次の周期を１６分周（＝Ｐ）Ｌ、分周比
切換信号ｆが論理Ｉｆ　ＯｆＦのとき（期間Ｉ〜■）次
の周期を１７分周（＝Ｐ＋１）する。したがって期間（
１）は１６分周、期間（■〜■）は１７分周することに
なり、ＪＫフリップフロップ２□のＱ出力から入力パル
スを６７分周した出力が得られる。・ しかし、一般に分周比Ｎ７はＮ　ｔ　＝　Ｐ　（Ｎ　−
Ａ）　’−。

（Ｐ＋１）Ａで示される。ここでＰ、（Ｐ＋１）はデュ
アルモジュラスプリスケーラの分周比、Ｎは第１分周器
の分周比、Ａ　（Ａ＜Ｎ）は第２分周器の分周比である
。６７分周比のパルススワロ−カウンタを構成するため
には、第５図に示した如（Ｐ＝１６すなわち分周比１６
．１７のデュアルモジュラスプリスケーラ１．４進アツ
プカウンタ（Ｎ＝４）２および３進カウンタ（Ａ＝３）
３のほかに、デュアルモジュラスプリスケーラｌおよび
カウンタ２．３を制御するコントローラ４が必要であっ
た。

しかるに上記した如く４進アツプカウンタ２とアンドゲ
ート６とによって、分周比切換信号を生成することによ
り実質的に３進カウンタ３とコントローラ４とを構成し
たことになる。すなわち、４進アツプカウンタ２の出力
１周期のＸ／４分割長（Ｘ＝’ｌ）の期間、論理Ｉｔ　
Ｉ　ＩＩとなる信号ｆを生成したことにより、本実施例
のパルススワロ−カウンタの分周比ＮＴ　゛は分周比切
換信号が論理ｔｔ　Ｉ　ＩＦのとき分周比Ｐ、論理Ｉｆ
　ＯＩｔのとき分周比（Ｐ＋１）となる場合 Ｎ　、　　’　＝１６［４−（４−Ｘ）］　　＋（１６
＋１）（４−Ｘ）＝６７　　　　但しＸ＝１ となって、３進カウンタ３およびコントローラ４を使用
せず同一分周比のパルススワロ−カウンタが構成でき、
これは第５図に示したパルススワロ−カウンタと等価で
ある。

つぎにこの発明の他の実施例について説明する。

この発明の他の実施例は第３図に示す如く、この発明の
一実施例における４進アツプカウンタに代って、８進ア
ツプカウンタ７を用いた例である。

８進アツプカウンタ７の出力Ｑａ　、　Ｑａ　、　Ｑｃ
は論理回路１１に供給し、論理回路９の出力を分周比切
換信号としてデュアルモジュラスプリスケーラエ、に供
給して、デュアルモジュラスプリスケーラＩＡの分周比
を切換える。

８進アツプカウンタフの出力ＱＡ、Ｑ、およびＱ、は第
１表に示す如（である。

第１表 また、論理−回路８はＸ＝１とするときは第４図−（ａ
）の如（８進アツプカウンタ７の出力Ｑ７、Ｑｌｌおよ
びＱｃを入力とするアンドゲート８Ｉのみで構成できて
、８進アツプカウンタ１０の出力１周期の１７８分割長
の期間、論理ｒｔ　１　ｕとなる信号ｆが生成される。

論理回路８はＸ＝２とするときは第４図（ｂ）の如（ａ
Ｊアンプカウンタ７の出力Ｑ、およびＱＣを入力とする
アンドゲート８□のみで構成でき、Ｘ＝３とするときは
第４図（ｃ）に示す如く出力Ｑ、およびＱ、の出力を人
力とするオアゲート８３とオアゲート８３の出力および
８進アツプカウンタ７のＱｃを人力とするアンドゲート
８４とのみで構成でき、Ｘ＝４とするときは第４図（ｄ
）に示す如く出力ＱＣを直接分周比切換信号とすること
により構成できる。また、同様にＸ＝５とするときは第
４図（ｅ）に示す如く出力ＱＡおよびＱａの出力を人力
とするアンドゲート８、とアンドゲート８．の出力およ
び出力Ｑ、の出力を入力とするオアゲート８６のみで構
成でき、Ｘ＝６とするときは出力Ｑ、およびＱ。を人力
とするオアゲート８７のみで構成でき、Ｘ＝７とすると
きは出力ＱＡ、Ｑ、およびＱ、を入力とするオアゲート
８．のみで構成できる。

いまデュアルモジュラスプリスケーラＩＡが、分周比切
換信号論理１１１１Ｆのとき分周比Ｐ、論理４１０　Ｆ
ｆとき分周比（Ｐ＋１）を選択する場合は、分周比Ｎ？
　　’　＝Ｐ　Ｘｒ８−（８−Ｘ）］　−）−（Ｐ＋１
）（８−Ｘ）となる。

またデュアルモジュラスプリスケーラｌａ’が、分周比
切換信号論理ｔｔ　１　ｒｅのとき分周比（Ｐ＋１）、
論理ＩＩ　Ｏ？１のとき分周比Ｐ・を選択する場合は、
分周比ＮＹ　　’　＝　ＰＸ（８−Ｘ）＋（Ｐ＋１）Ｘ
となる。

なお、上記した如く本発明の一実施例では６７分周の場
合、すなわちＰ＝１６、Ｎ＝４、Ａ＝（Ｎ　　１）＝３
の場合を例示したが、本発明の他の実施例の如＜　Ｐ、
Ｎ、ＡはＮ＞Ａの範囲で任意に選択することができ、何
れの場合もＮ進カウンタおよび論理回路でＡ進カウンタ
およびコントローラに代えることができて、パルススワ
ローカウンタを実現できる。

（発明の効果） 以上説明した如（この発明ではパルススワロ−カウンタ
を構成するために従来必要としたＡ進カウンタおよびコ
ントローラは不要となり、Ｎ進カウンタの出力を入力と
し、かつ出力をデュアルモジュラスプリスケーラの分周
比を切換える分周比切換信号とする論理回路を新たに設
けるのみですむため、回路構成はきわめて簡単となり、
実装上パターン設計も簡単となる。さらに誤動作の要因
も減少する効果がある。

特にＮの値が小さい場合、新たに設ける論理回路はきわ
めて簡単なものとなり大きな効果が得られる。

したがって安価に分周器を構成することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図。 第２図はこの発明の一実施例の作用の説明に供するタイ
ミング図。 第３図はこの発明の他の実施例の構成を示すブロック図
。 第４図はこの発明の他の実ｊ１例における論理回路の構
成図。。 第５図は従来例の構成を示すブロック図。 １・・・デュアルモジュラスプリスケーラ、２・・・４
進アツプカウンタ、３・・・３進カウンタ、４・・・コ
ントローラ、６・・・アンドゲート、２１および２□　
・・・ＪＫフリップフロップ、７・・・８進アツプカウ
・ンタ、８・・・論理回路。

Claims (1)

【特許請求の範囲】
1. デュアルモジュラスプリスケーラと、デュアルモジュラ
   スプリスケーラの出力を分周する１個のＮ進カウンタと
   、Ｎ進カウンタの出力を入力とし、Ｎ進カウンタ出力１
   周期のＸ／Ｎ期間（ＸはＮ＞Ｘの自然数）論理”１”と
   なる出力を生成し、かつ該出力をデュアルモジュラスプ
   リスケーラの分周比切換信号とする論理回路とを備えた
   ことを特徴とする分周器。