JPH03136348A - 不揮発性メモリ素子の製造方法 - Google Patents
不揮発性メモリ素子の製造方法Info
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- JPH03136348A JPH03136348A JP1273765A JP27376589A JPH03136348A JP H03136348 A JPH03136348 A JP H03136348A JP 1273765 A JP1273765 A JP 1273765A JP 27376589 A JP27376589 A JP 27376589A JP H03136348 A JPH03136348 A JP H03136348A
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- polysilicon
- film
- silicon nitride
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、フローティングゲートを有する不揮発性メ
モリ素子の製造方法に関するものである。
モリ素子の製造方法に関するものである。
（従来の技術）
第５図（ａ）〜第５図（ｉ）は従来のフローティングゲ
ートを有するＥＥＦＲＯＭセルの製造方法を示す工程断
面図であり、図中のｌはＰ型シリコン基板、２はシリコ
ン酸化膜、３は素子分離形成に用いる窒化シリコン膜、
４は素子分離部パターニング用のホトレジス、ト、５は
素子分離酸化膜、６は最終的に形成されるＮ型チャネル
のチャネルストッパとして用いるＰ型の不純物拡散層、
７はゲート酸化膜、８はフローティングゲートとなるポ
リシリコンゲート膜、９はフローティングゲートとコン
トロールゲートの間の中間絶縁酸化膜となるシリコン酸
化膜、１０はＮ型チャネル、１１はコントロールゲート
となるポリシリコンゲート膜、１２は保護酸化膜である
。
ートを有するＥＥＦＲＯＭセルの製造方法を示す工程断
面図であり、図中のｌはＰ型シリコン基板、２はシリコ
ン酸化膜、３は素子分離形成に用いる窒化シリコン膜、
４は素子分離部パターニング用のホトレジス、ト、５は
素子分離酸化膜、６は最終的に形成されるＮ型チャネル
のチャネルストッパとして用いるＰ型の不純物拡散層、
７はゲート酸化膜、８はフローティングゲートとなるポ
リシリコンゲート膜、９はフローティングゲートとコン
トロールゲートの間の中間絶縁酸化膜となるシリコン酸
化膜、１０はＮ型チャネル、１１はコントロールゲート
となるポリシリコンゲート膜、１２は保護酸化膜である
。
次に、製造工程について説明する。まず、第５図（ａ）
に示すＰ型゛シリコン基板１に第５図（ロ）に示すよう
に、全面にシリコン酸化膜２を熱酸化して形成し、その
上に気相成長法により、窒化シリコン膜３を生成する。
に示すＰ型゛シリコン基板１に第５図（ロ）に示すよう
に、全面にシリコン酸化膜２を熱酸化して形成し、その
上に気相成長法により、窒化シリコン膜３を生成する。
次に、第５図（ｃ）に示すように、素子分離酸化膜のた
めにホトレジスト４を全面に塗布した後に、能動領域に
ホトレジストが残るようにパターニングを行い、第５図
（ｄ）に示すように、ホトレジスト４の除去後に、窒化
シリコン膜３をマスクにして、チャネルストッパ用にＰ
型不純物（Ｂｏ）のイオン打ち込みを行うことにより、
第５図（ｅ）に示すように、Ｐ型の不純物拡散層６を形
成する。
めにホトレジスト４を全面に塗布した後に、能動領域に
ホトレジストが残るようにパターニングを行い、第５図
（ｄ）に示すように、ホトレジスト４の除去後に、窒化
シリコン膜３をマスクにして、チャネルストッパ用にＰ
型不純物（Ｂｏ）のイオン打ち込みを行うことにより、
第５図（ｅ）に示すように、Ｐ型の不純物拡散層６を形
成する。
しかる後に、シリコ酸化膜２を熱酸化して、素子分離酸
化膜５を生成し、次いで第５図（ｆ）に示すように、窒
化シリコン膜３および酸化シリコン膜２を除去する。
化膜５を生成し、次いで第５図（ｆ）に示すように、窒
化シリコン膜３および酸化シリコン膜２を除去する。
次に、第５図（ｇ）に示すように、ゲート酸化膜７を生
成し、その上にフローティングゲートとなるリンをドー
プしたポリシリコンゲートＷｉ８を生成する。
成し、その上にフローティングゲートとなるリンをドー
プしたポリシリコンゲートＷｉ８を生成する。
次に、第５図（５）に示すように、ポリシリコンゲート
膜８のパターニングを行い、素子分離酸化膜５の表面の
一部を露出させ、しかる後に、第５図（ｉ）に示すよう
に、全面に中間絶縁酸化膜としてのシリコン酸化膜９を
生成する。
膜８のパターニングを行い、素子分離酸化膜５の表面の
一部を露出させ、しかる後に、第５図（ｉ）に示すよう
に、全面に中間絶縁酸化膜としてのシリコン酸化膜９を
生成する。
次に、全面にコントロールゲートとなるリンをドープし
たポリシリコンゲート１１２１１および保護酸化膜１２
を順次生成する。
たポリシリコンゲート１１２１１および保護酸化膜１２
を順次生成する。
第６図は第５図（＋）のＡ−Ａ線の断面図であり、同図
（ｊ）に示すように、ポリシリコンゲート膜１１および
保護酸化膜１２のパターニングを行う。
（ｊ）に示すように、ポリシリコンゲート膜１１および
保護酸化膜１２のパターニングを行う。
次に、−船釣に知られているセルファラインによるソー
ス・ドレインとなるＮ型チャネルｌＯの形成を行い、最
終的にはフローティングゲートを有するＮＡＮＤ型のＥ
ＥＦＲＯＭセルが形成される。
ス・ドレインとなるＮ型チャネルｌＯの形成を行い、最
終的にはフローティングゲートを有するＮＡＮＤ型のＥ
ＥＦＲＯＭセルが形成される。
（発明が解決しようとする課題）
しかしながら、上記従来のＥＥＰＲＯＭセルの製造方法
では、以下のような問題点があった。
では、以下のような問題点があった。
すなわち、ＥＥＰＲＯＭセルのデータＳ売み出し・書き
込み時に高電圧を用いるために、−ａ的な製造方法を用
いた素子分離では、フィールド部の素子分離酸化膜５の
膜厚を１ｏｏｏｏÅ以上に厚くしなければならない、そ
のために、第７図に示すように、フィールド長りを短く
できない。
込み時に高電圧を用いるために、−ａ的な製造方法を用
いた素子分離では、フィールド部の素子分離酸化膜５の
膜厚を１ｏｏｏｏÅ以上に厚くしなければならない、そ
のために、第７図に示すように、フィールド長りを短く
できない。
また、フィールド部の素子分離酸化膜５を薄くするため
には、チャネルストッパとして用いられるＰ型の不純物
拡散層６の濃度を濃くしなければならないので、フィー
ルド部下のＮ型チャネル１０とＮ型チャネルのストッパ
としてのＰ型の不純物拡散層６との接合部での接合耐圧
が低（なる。
には、チャネルストッパとして用いられるＰ型の不純物
拡散層６の濃度を濃くしなければならないので、フィー
ルド部下のＮ型チャネル１０とＮ型チャネルのストッパ
としてのＰ型の不純物拡散層６との接合部での接合耐圧
が低（なる。
この発明は前記従来技術が持っている問題点のうち、フ
ィールド部下のＮ型チャネルとＰ型の不純物拡散層との
接合部における接合耐圧が低い点に解決した不揮発性メ
モリ素子の製造方法を提供するものである。
ィールド部下のＮ型チャネルとＰ型の不純物拡散層との
接合部における接合耐圧が低い点に解決した不揮発性メ
モリ素子の製造方法を提供するものである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、不揮発性メモ
リ素子の製造方法において、チャネルストッパのＰ型不
純物拡散層形成のときに、シントロールゲート下の部分
のＰ型不純物濃度を濃く保ち、Ｎ型チャネル近傍の濃度
を薄（する工程を導入したものである。
リ素子の製造方法において、チャネルストッパのＰ型不
純物拡散層形成のときに、シントロールゲート下の部分
のＰ型不純物濃度を濃く保ち、Ｎ型チャネル近傍の濃度
を薄（する工程を導入したものである。
（作 用）
この発明によれば、不揮発性メモリ素子の製造方法にお
いて、以上のような工程を導入したので、チャネルスト
ッパのＰ型不純物拡散層の不純物濃度をＮ型チャネルの
近傍で薄くなり、Ｎ型チャネルとの接合耐圧を上げるこ
とになるとともに、コントロールゲート下のＰ型不純物
濃度を濃く保ち、フィールド部の膜厚を薄くでき、フィ
ールド長を短くでき、したがって前記問題点を除去でき
る。
いて、以上のような工程を導入したので、チャネルスト
ッパのＰ型不純物拡散層の不純物濃度をＮ型チャネルの
近傍で薄くなり、Ｎ型チャネルとの接合耐圧を上げるこ
とになるとともに、コントロールゲート下のＰ型不純物
濃度を濃く保ち、フィールド部の膜厚を薄くでき、フィ
ールド長を短くでき、したがって前記問題点を除去でき
る。
（実施例）
以下、この発明の不揮発性メモリ素子の製造方法の実施
例を図面を参照して説明する。第１図（ａ）ないし第１
図（ｆｆｉ）はその一実施例の工程断面図、第２図〜第
４図はそれぞれ第１図（ｊ）〜第１図（１）のＢ−Ｂ〜
Ｄ−Ｄ線の断面図である。
例を図面を参照して説明する。第１図（ａ）ないし第１
図（ｆｆｉ）はその一実施例の工程断面図、第２図〜第
４図はそれぞれ第１図（ｊ）〜第１図（１）のＢ−Ｂ〜
Ｄ−Ｄ線の断面図である。
まず、第１図（ａ）に示す半導体基板としてのＰ型シリ
コン基板３１の表面を熱酸化して、３００人程膨張酸化
膜３２を第１図ら）に示すように、全面にフィールド酸
化膜として生成し、−触的に使われるＬＯＣＯＳ法を用
いて素子分離を行う、続いて、気相成長により窒化シリ
コン膜３３を２０００人生成する。
コン基板３１の表面を熱酸化して、３００人程膨張酸化
膜３２を第１図ら）に示すように、全面にフィールド酸
化膜として生成し、−触的に使われるＬＯＣＯＳ法を用
いて素子分離を行う、続いて、気相成長により窒化シリ
コン膜３３を２０００人生成する。
次に、第１図（ｃ）に示すように、ウェハ全面にレジス
ト３４を塗布して、能動領域にレジスト３４を残すよう
にパターン形成をする。
ト３４を塗布して、能動領域にレジスト３４を残すよう
にパターン形成をする。
次に、このレジスト３４を保護膜として、素子分離領域
となる部の窒化シリコン膜３３をエツチングにより除去
する。
となる部の窒化シリコン膜３３をエツチングにより除去
する。
その後、第１図（ｄ）に示すように、レジスト３４を全
面除去し、窒化シリコン膜３３をマスクにしてチャネル
ストッパとなるＰ型不純物拡散層３６（第１図（ｆ）参
照）を形成するためのＰ型不純物Ｂ゛をイオン打ち込み
法にて５Ｅ１２ｃｍ−”程度イオン注入する。
面除去し、窒化シリコン膜３３をマスクにしてチャネル
ストッパとなるＰ型不純物拡散層３６（第１図（ｆ）参
照）を形成するためのＰ型不純物Ｂ゛をイオン打ち込み
法にて５Ｅ１２ｃｍ−”程度イオン注入する。
次に、第１図（ｅ）に示すように、シリコン酸化膜３２
を熱酸化させて、素子分離酸化膜３５を４０００λ程度
の膜厚に生成する。
を熱酸化させて、素子分離酸化膜３５を４０００λ程度
の膜厚に生成する。
次に、第１図（ｆ）に示すように、素子分離に用いた窒
化シリコン膜３３とシリコン酸化膜３２を除去する。
化シリコン膜３３とシリコン酸化膜３２を除去する。
次ニ、第１図（ｇ） ニ示すように、ＥＥＦＲＯＭセル
のゲート酸化膜３７を熱酸化にてＰ型シリコン基板３１
上に１００人程膨張膜厚に形成し、その上にフローテ・
イングゲートとなるポリシリコン３８を３０００人程度
０膜厚に形成し、しかる後にリンドープを５Ｅ２０Ｃ１
１−’行う、さらに、その上に窒化シリコン膜４３を生
成する。
のゲート酸化膜３７を熱酸化にてＰ型シリコン基板３１
上に１００人程膨張膜厚に形成し、その上にフローテ・
イングゲートとなるポリシリコン３８を３０００人程度
０膜厚に形成し、しかる後にリンドープを５Ｅ２０Ｃ１
１−’行う、さらに、その上に窒化シリコン膜４３を生
成する。
しかる後に、第１図（ロ）に示すように、窒化シリコン
１ｌｆｉ４３およびポリシリコン３８のパターニングを
フォトリソグラフィにより行い、素子分離酸化膜３５の
表面の一部を露出させ、この素子分離酸化膜３５による
素子分離領域のポリシリコン間を利用して１．ポリシリ
コン３８と窒化シリコン膜４３をマスクに第１図（ｉ）
に示すように、Ｂｏを加速エネルギ１４０ＫｅＶ、
ドーズ量ＩＥ１４ａａ−富程度イオン注入し、素子分１
１１ Ｎ城下のＰ型不純物拡散層３６の部分に濃度の濃
いＰ型拡散層３９を形成する。
１ｌｆｉ４３およびポリシリコン３８のパターニングを
フォトリソグラフィにより行い、素子分離酸化膜３５の
表面の一部を露出させ、この素子分離酸化膜３５による
素子分離領域のポリシリコン間を利用して１．ポリシリ
コン３８と窒化シリコン膜４３をマスクに第１図（ｉ）
に示すように、Ｂｏを加速エネルギ１４０ＫｅＶ、
ドーズ量ＩＥ１４ａａ−富程度イオン注入し、素子分１
１１ Ｎ城下のＰ型不純物拡散層３６の部分に濃度の濃
いＰ型拡散層３９を形成する。
このとき、窒化シリコン膜４３がマスクとなり、リンド
ープしたポリシリコン３８内にボロンイオンの注入は行
われない。
ープしたポリシリコン３８内にボロンイオンの注入は行
われない。
その後、ウェットエツチングにより、窒化シリコン膜４
３を除去し、第１図Ｕ）およびそのＢ−Ｂ線の断面図で
ある第２図に示すように、中間酸化絶縁１ｌＩ４０を熱
酸化にて、２００人〜２５０人程膨張膜厚で生成する。
３を除去し、第１図Ｕ）およびそのＢ−Ｂ線の断面図で
ある第２図に示すように、中間酸化絶縁１ｌＩ４０を熱
酸化にて、２００人〜２５０人程膨張膜厚で生成する。
次に、この中間酸化絶縁膜４０上にポリシリコン４１を
３０００人生成し、５Ｅ２０ｅ＋ｓ＝”のリンドープを
行う。
３０００人生成し、５Ｅ２０ｅ＋ｓ＝”のリンドープを
行う。
次に、ポリシリコン３８、中間酸化絶縁膜４０および第
１図（ロ）およびそのＣ−Ｃ線の断面図の第３図に示す
ように、ポリシリコン４１を所定の領域を残し、エツチ
ングを行い、コントロールゲートおよびフローティング
ゲートのバターニングをする。
１図（ロ）およびそのＣ−Ｃ線の断面図の第３図に示す
ように、ポリシリコン４１を所定の領域を残し、エツチ
ングを行い、コントロールゲートおよびフローティング
ゲートのバターニングをする。
次に、第１図（ｊりおよびそのＤ−Ｄ線の断面図である
第４図に示すように、保護酸化膜４４を熱゛酸化にて１
５０人程膨張成し、・・・イオン注入にてＡ３°等のＮ
型不純物をＩＥ１６Ｃ１−”程度注入することにより、
ソース・ドレインとなるＮ型チャネル４２を形成する。
第４図に示すように、保護酸化膜４４を熱゛酸化にて１
５０人程膨張成し、・・・イオン注入にてＡ３°等のＮ
型不純物をＩＥ１６Ｃ１−”程度注入することにより、
ソース・ドレインとなるＮ型チャネル４２を形成する。
この後は図に示していないが、Ｐ型シリコン基板３１上
の全表面にＰＳＧなどを堆積して、その後外部引き出し
電極を一般的に知られている方法で形成することにより
、フィールド部段差の小さい新構造の不揮発性メモリが
完成する。
の全表面にＰＳＧなどを堆積して、その後外部引き出し
電極を一般的に知られている方法で形成することにより
、フィールド部段差の小さい新構造の不揮発性メモリが
完成する。
この第１図（ａ）〜第１図（ｊ）、及び第２図〜第４図
の実施例では、第１図（ハ）、第１図（１）の工程で示
したように、ポリシリコン３８（第１のポリシリコン）
のフォトリソグラフィによりバターニングするときに、
Ｂｏのイオンインプランチーシランを行うので、工程数
が増すこともなく、しかも、このイオンインプランチー
シランのマスクとして、窒化シリコン膜４３を使用する
ことが特徴の一つである。
の実施例では、第１図（ハ）、第１図（１）の工程で示
したように、ポリシリコン３８（第１のポリシリコン）
のフォトリソグラフィによりバターニングするときに、
Ｂｏのイオンインプランチーシランを行うので、工程数
が増すこともなく、しかも、このイオンインプランチー
シランのマスクとして、窒化シリコン膜４３を使用する
ことが特徴の一つである。
（発、明、の効果）
以上、詳細に説明したように、この発明によれば、素子
分離酸化膜の下方のチャネルストッパとしてのＰ型不純
物拡散層の形成時にコントロールゲート下の部分のＰ型
不純物濃度を濃くし、かつＮチャネル近傍の濃度を薄く
するようにしたので、チャネルストッパとしてのＰ型拡
散１ｉ濃度とＮ型チャネルとの接合耐圧を上げることが
できる。
分離酸化膜の下方のチャネルストッパとしてのＰ型不純
物拡散層の形成時にコントロールゲート下の部分のＰ型
不純物濃度を濃くし、かつＮチャネル近傍の濃度を薄く
するようにしたので、チャネルストッパとしてのＰ型拡
散１ｉ濃度とＮ型チャネルとの接合耐圧を上げることが
できる。
また、コントロールゲート下のＰ型不純物拡散層の濃度
を濃く保てるので、素子分離酸化膜の膜厚を薄くでき、
かつ素子分離領域の長さ（能動領域間隔）を短くできる
。
を濃く保てるので、素子分離酸化膜の膜厚を薄くでき、
かつ素子分離領域の長さ（能動領域間隔）を短くできる
。
これによって、セル全体の縮小が可能となり、段差の低
減により素子分離後の工程に有効となるものである。
減により素子分離後の工程に有効となるものである。
第１１１（ａ）ないし第１図（１）はこの発明の不揮発
性メモリ素子の製造方法の一実施例の工程断面図、第２
図は第１図０）のＢ−Ｂ線の断面図、第３図は第１図（
２）のＣ−Ｃ線の断面図、第４図は第１図（ｌのＤ−Ｄ
線の断面図、第５図（ａ）ないし第５図（＋）は従来の
８８２８０Ｍセルの製造方法の里程断面図、第６図は第
２図（ｉ）のＡ−Ａ線の断面図、第７図は従来のＥＥＦ
ＲＯＭセルの製造工程中に形成される素子分離酸化膜の
厚さとフィールド長りを説明するための断面図である。 ３１・・・Ｐ型シリコン基板、３２・・・シリコン酸化
膜、３３．４３・・・窒化シリコン膜、３５・・・素子
分離酸化膜、３６・・・Ｐ型不純物拡散層、３７・・・
ゲート酸化膜、３８．４１・・・ポリシリコン、３９・
・・Ｐ型拡散層、４２・・・Ｎ型チャネル。 本発明の工程断面図 第１図 ６ 本発明の工程断面図 第１図 本発明の工程断面図 第 図 従来のＥＥＰＲＯＭの製造方法の工程断面図第５図 第２図 １ 第１図（ｋ）のＣ−Ｃ線の断面図 第３図 第４図 第５１！！Ｉ！
性メモリ素子の製造方法の一実施例の工程断面図、第２
図は第１図０）のＢ−Ｂ線の断面図、第３図は第１図（
２）のＣ−Ｃ線の断面図、第４図は第１図（ｌのＤ−Ｄ
線の断面図、第５図（ａ）ないし第５図（＋）は従来の
８８２８０Ｍセルの製造方法の里程断面図、第６図は第
２図（ｉ）のＡ−Ａ線の断面図、第７図は従来のＥＥＦ
ＲＯＭセルの製造工程中に形成される素子分離酸化膜の
厚さとフィールド長りを説明するための断面図である。 ３１・・・Ｐ型シリコン基板、３２・・・シリコン酸化
膜、３３．４３・・・窒化シリコン膜、３５・・・素子
分離酸化膜、３６・・・Ｐ型不純物拡散層、３７・・・
ゲート酸化膜、３８．４１・・・ポリシリコン、３９・
・・Ｐ型拡散層、４２・・・Ｎ型チャネル。 本発明の工程断面図 第１図 ６ 本発明の工程断面図 第１図 本発明の工程断面図 第 図 従来のＥＥＰＲＯＭの製造方法の工程断面図第５図 第２図 １ 第１図（ｋ）のＣ−Ｃ線の断面図 第３図 第４図 第５１！！Ｉ！
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上に形成した素子分離酸化膜の下に上
記半導体基板に対して反導電型の濃度の薄い不純物拡散
層を形成する工程と、 （ｂ）上記半導体基板上にゲート酸化膜を介してフロー
ティングゲートとなるポリシリコンおよび窒化シリコン
膜を形成するとともに、上記素子分離酸化膜上の一部が
露出するようにこのポリシリコンと窒化シリコン膜をエ
ッチングする工程と、（ｃ）上記窒化シリコン膜と上記
ポリシリコンをマスクにして上記窒化シリコンとポリシ
リコンのエッチングされた部分に上記半導体基板に対し
て反導電型の濃度の濃い不純物拡散層を上記素子分離酸
化膜下に形成する工程と、 よりなる不揮発性メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273765A JPH03136348A (ja) | 1989-10-23 | 1989-10-23 | 不揮発性メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273765A JPH03136348A (ja) | 1989-10-23 | 1989-10-23 | 不揮発性メモリ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03136348A true JPH03136348A (ja) | 1991-06-11 |
Family
ID=17532266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273765A Pending JPH03136348A (ja) | 1989-10-23 | 1989-10-23 | 不揮発性メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03136348A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045865A (ja) * | 1990-04-24 | 1992-01-09 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US5796140A (en) * | 1994-08-23 | 1998-08-18 | Nippon Steel Corporation | Nonvolatile semiconductor memory device and a method of making the same |
| KR100553837B1 (ko) * | 1999-10-07 | 2006-02-24 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치의 미세 패턴 형성방법 |
-
1989
- 1989-10-23 JP JP1273765A patent/JPH03136348A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045865A (ja) * | 1990-04-24 | 1992-01-09 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US5796140A (en) * | 1994-08-23 | 1998-08-18 | Nippon Steel Corporation | Nonvolatile semiconductor memory device and a method of making the same |
| KR100553837B1 (ko) * | 1999-10-07 | 2006-02-24 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치의 미세 패턴 형성방법 |
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