JPH1022799A - 位相検出回路 - Google Patents
位相検出回路Info
- Publication number
- JPH1022799A JPH1022799A JP8186747A JP18674796A JPH1022799A JP H1022799 A JPH1022799 A JP H1022799A JP 8186747 A JP8186747 A JP 8186747A JP 18674796 A JP18674796 A JP 18674796A JP H1022799 A JPH1022799 A JP H1022799A
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- JP
- Japan
- Prior art keywords
- sampling
- clock
- waveform
- sampling circuit
- circuit
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 クロックの周波数を２倍にすることなく、ク
ロックの２倍の分解能と等価のサンプリングを可能とす
る位相検出回路を提供すること。 【解決手段】 入力波形１１をサンプリング回路１４で
クロック１２と同相のクロック１２ａでサンプリングし
てサンプリング波形１３を生成するとともに、サンプリ
ング回路１５で入力波形１１をクロック１２の逆相のク
ロック１２ｂでクロック１２に対して立ち下がりエッジ
でサンプリングして出力信号１８を生成し、サンプリン
グ回路１６でこの出力信号１８をサンプリング波形１３
の立ち上がりエッジでサンプリングして、位相検出フラ
グ１７を生成し、この位相検出フラグ１７により入力波
形１１が第１のサンプリング回路１４でサンプリングさ
れる直前のクロック１２の立ち下がりエッジで入力波形
１１の有無を検出している。
ロックの２倍の分解能と等価のサンプリングを可能とす
る位相検出回路を提供すること。 【解決手段】 入力波形１１をサンプリング回路１４で
クロック１２と同相のクロック１２ａでサンプリングし
てサンプリング波形１３を生成するとともに、サンプリ
ング回路１５で入力波形１１をクロック１２の逆相のク
ロック１２ｂでクロック１２に対して立ち下がりエッジ
でサンプリングして出力信号１８を生成し、サンプリン
グ回路１６でこの出力信号１８をサンプリング波形１３
の立ち上がりエッジでサンプリングして、位相検出フラ
グ１７を生成し、この位相検出フラグ１７により入力波
形１１が第１のサンプリング回路１４でサンプリングさ
れる直前のクロック１２の立ち下がりエッジで入力波形
１１の有無を検出している。
Description
【０００１】
【発明の属する技術分野】この発明は、入力波形を所定
周期のクロックで第１のサンプリング回路でサンプリン
グするとともに、このクロックの逆相のクロックでサン
プリングしたサンプリング波形を第１のサンプリング回
路でサンプリングしたサンプリング波形をクロックとし
て第３のサンプリング回路でサンプリングすることによ
り、分解能を１／２まで高めるようにした位相検出回路
に関する。
周期のクロックで第１のサンプリング回路でサンプリン
グするとともに、このクロックの逆相のクロックでサン
プリングしたサンプリング波形を第１のサンプリング回
路でサンプリングしたサンプリング波形をクロックとし
て第３のサンプリング回路でサンプリングすることによ
り、分解能を１／２まで高めるようにした位相検出回路
に関する。
【０００２】
【従来の技術】ＰＣＭ通信方式などにおいては、伝送し
ようとする入力信号をパルス振幅変調波にするためにサ
ンプリングするようにしている。
ようとする入力信号をパルス振幅変調波にするためにサ
ンプリングするようにしている。
【０００３】図３はこのようなサンプリングを行うため
の従来のサンプリング回路の一例を示すブロック図であ
る。この図３に示すサンプリング回路の例では、Ｄタイ
プのフリップ・フロップ（以下、ＦＦという。）をサン
プリング回路に用いている場合を例示している。
の従来のサンプリング回路の一例を示すブロック図であ
る。この図３に示すサンプリング回路の例では、Ｄタイ
プのフリップ・フロップ（以下、ＦＦという。）をサン
プリング回路に用いている場合を例示している。
【０００４】この図３において、入力波形１をＦＦ４の
入力端Ｄに入力し、所定周期のクロック２をＦＦ４のク
ロック入力端ＣＫに入力することにより、入力１をサン
プリグして、ＦＦ４の出力端Ｑにサンプリング波形３を
出力するようにしている。
入力端Ｄに入力し、所定周期のクロック２をＦＦ４のク
ロック入力端ＣＫに入力することにより、入力１をサン
プリグして、ＦＦ４の出力端Ｑにサンプリング波形３を
出力するようにしている。
【０００５】
【発明が解決しようとする課題】このサンプリング波形
３の分解能を上げるためには、クロック２の周波数を上
げる必要があり、分解能を１／２にするには、クロック
２の周波数を２倍にする必要があった。
３の分解能を上げるためには、クロック２の周波数を上
げる必要があり、分解能を１／２にするには、クロック
２の周波数を２倍にする必要があった。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、この発明の位相検出回路は、入力波形１１を所定周
期のクロック１２によりサンプリングするサンプリング
回路１４と、入力波形１１をクロック１２に対して逆相
のクロック１２ｂでサンプリングするサンプリング回路
１５と、サンプリング回路１５の出力信号１８をサンプ
リング回路１４の出力でサンプリングして位相検出フラ
グ１７を出力するサンプリング回路１６を備える。
に、この発明の位相検出回路は、入力波形１１を所定周
期のクロック１２によりサンプリングするサンプリング
回路１４と、入力波形１１をクロック１２に対して逆相
のクロック１２ｂでサンプリングするサンプリング回路
１５と、サンプリング回路１５の出力信号１８をサンプ
リング回路１４の出力でサンプリングして位相検出フラ
グ１７を出力するサンプリング回路１６を備える。
【０００７】
【発明の実施の形態】この発明の位相検出回路によれ
ば、第１のサンプリング回路１４に入力される入力波形
１１を所定周期のクロック１２でサンプリングしてサン
プリング波形１３を出力するとともに、この入力波形１
１を第２のサンプリング回路１５において、クロック１
２に対して逆相のクロック１２ｂでサンプリングした出
力信号１８を第３のサンプリング回路１６に出力し、こ
の第３のサンプリング回路１６において、第１のサンプ
リング回路１４で出力したサンプリング波形１３をクロ
ックとしてサンプリングすることにより、位相検出フラ
グ１７を出力する。
ば、第１のサンプリング回路１４に入力される入力波形
１１を所定周期のクロック１２でサンプリングしてサン
プリング波形１３を出力するとともに、この入力波形１
１を第２のサンプリング回路１５において、クロック１
２に対して逆相のクロック１２ｂでサンプリングした出
力信号１８を第３のサンプリング回路１６に出力し、こ
の第３のサンプリング回路１６において、第１のサンプ
リング回路１４で出力したサンプリング波形１３をクロ
ックとしてサンプリングすることにより、位相検出フラ
グ１７を出力する。
【０００８】次に、この発明の位相検出回路の実施の形
態について図面に基づき説明する。図１はその一実施の
形態の構成を示すブロック図である。図１において、サ
ンプリング回路１４とサンプリング回路１５とサンプリ
ング回路１６は、それぞれＤタイプのＦＦを使用してい
る場合を例示している。
態について図面に基づき説明する。図１はその一実施の
形態の構成を示すブロック図である。図１において、サ
ンプリング回路１４とサンプリング回路１５とサンプリ
ング回路１６は、それぞれＤタイプのＦＦを使用してい
る場合を例示している。
【０００９】サンプリング回路１４と１５の各入力端Ｄ
には、入力波形１１が入力されるようになっている。サ
ンプリング回路１４のクロック入力端ＣＫには、所定周
波数ｆのクロック１２と同相のクロック１２ａが入力さ
れるようになっており、サンプリング回路１４では、こ
のクロック１２ａにより入力波形１１をサンプリングす
るようになっている。
には、入力波形１１が入力されるようになっている。サ
ンプリング回路１４のクロック入力端ＣＫには、所定周
波数ｆのクロック１２と同相のクロック１２ａが入力さ
れるようになっており、サンプリング回路１４では、こ
のクロック１２ａにより入力波形１１をサンプリングす
るようになっている。
【００１０】また、サンプリング回路１５のクロック入
力端ＣＫには、クロック１２をインバータ１９で反転し
て得られた逆相のクロック１２ｂが入力されるようにな
っており、サンプリング回路１５はこの逆相のクロック
１２ｂで入力信号１１をサンプリングするようにしてい
る。
力端ＣＫには、クロック１２をインバータ１９で反転し
て得られた逆相のクロック１２ｂが入力されるようにな
っており、サンプリング回路１５はこの逆相のクロック
１２ｂで入力信号１１をサンプリングするようにしてい
る。
【００１１】サンプリング回路１５でサンプリングされ
たサンプリング回路１５の出力信号１８はサンプリング
回路１６の入力端Ｄに入力信号として入力されるように
なっている。このサンプリング回路１６のクロック入力
端には、サンプリング回路１４の出力端Ｑから出力され
るサンプリング波形１３が入力されるようになってい
る。
たサンプリング回路１５の出力信号１８はサンプリング
回路１６の入力端Ｄに入力信号として入力されるように
なっている。このサンプリング回路１６のクロック入力
端には、サンプリング回路１４の出力端Ｑから出力され
るサンプリング波形１３が入力されるようになってい
る。
【００１２】サンプリング回路１６は、サンプリング回
路１５の出力信号１８をサンプリング回路１４からのサ
ンプリング波形１３をクロックとしてサンプリングして
位相検出フラグ１７を出力するようにしている。
路１５の出力信号１８をサンプリング回路１４からのサ
ンプリング波形１３をクロックとしてサンプリングして
位相検出フラグ１７を出力するようにしている。
【００１３】次に、以上のように構成されたこの実施の
形態の動作について図２のタイミング・チャートを参照
しながら説明する。まず、図２（ａ）に示すような入力
波形１１がサンプリング回路１４・１５の入力端Ｄに入
力されるとともに、図２（ｂ）に示すようなクロック１
２と同相のクロック１２ａがサンプリング回路１４のク
ロック入力端ＣＫに入力される。
形態の動作について図２のタイミング・チャートを参照
しながら説明する。まず、図２（ａ）に示すような入力
波形１１がサンプリング回路１４・１５の入力端Ｄに入
力されるとともに、図２（ｂ）に示すようなクロック１
２と同相のクロック１２ａがサンプリング回路１４のク
ロック入力端ＣＫに入力される。
【００１４】これにより、サンプリング回路１４は入力
波形１１をこのクロック１２ａでサンプリングし、図２
（ｃ）に示すようなサンプリング波形１３を出力し、こ
のサンプリング波形１３はサンプリング回路１６のクロ
ック入力端ＣＫにクロックとして入力される。
波形１１をこのクロック１２ａでサンプリングし、図２
（ｃ）に示すようなサンプリング波形１３を出力し、こ
のサンプリング波形１３はサンプリング回路１６のクロ
ック入力端ＣＫにクロックとして入力される。
【００１５】また、サンプリング回路１４のサンプリン
グ作用と同時に、サンプリング回路１５は、そのクロッ
ク入力端ＣＫにインバータ１９によりクロック１２を反
転して、クロック１２、ひいてはクロック１２ａとは逆
相のクロック１２ｂが入力されている。
グ作用と同時に、サンプリング回路１５は、そのクロッ
ク入力端ＣＫにインバータ１９によりクロック１２を反
転して、クロック１２、ひいてはクロック１２ａとは逆
相のクロック１２ｂが入力されている。
【００１６】したがって、サンプリング回路１８は、こ
のクロック１２ｂにより入力波形１１をサンプリングし
て、図２（ｄ）に示すような出力信号１８をサンプリン
グ回路１６の入力端Ｄに送出する。
のクロック１２ｂにより入力波形１１をサンプリングし
て、図２（ｄ）に示すような出力信号１８をサンプリン
グ回路１６の入力端Ｄに送出する。
【００１７】サンプリング回路１６は、この出力信号１
８を入力として、サンプリング回路１４からのサンプリ
ング波形１３をクロックとしてサンプリングすることに
より、図２（ｅ）に示すようなサンプリング波形を出力
し、これを位相検出フラグ１７として使用する。
８を入力として、サンプリング回路１４からのサンプリ
ング波形１３をクロックとしてサンプリングすることに
より、図２（ｅ）に示すようなサンプリング波形を出力
し、これを位相検出フラグ１７として使用する。
【００１８】このようなサンプリング動作を行うこの実
施の形態において、いま、サンプリング回路１４・１５
はそれぞれクロック１２ａ・１２ｂの立ち上がりエッジ
でサンプリングを行い、サンプリング回路１６はサンプ
リング波形１３の立ち上がりエッジでサンプリングを行
うとすると、クロック１２ａと１２ｂが逆相関係にある
ために、サンプリング回路１５においては、クロック１
２に対しては立ち下がりエッジでサンプリングしている
ことになる。
施の形態において、いま、サンプリング回路１４・１５
はそれぞれクロック１２ａ・１２ｂの立ち上がりエッジ
でサンプリングを行い、サンプリング回路１６はサンプ
リング波形１３の立ち上がりエッジでサンプリングを行
うとすると、クロック１２ａと１２ｂが逆相関係にある
ために、サンプリング回路１５においては、クロック１
２に対しては立ち下がりエッジでサンプリングしている
ことになる。
【００１９】サンプリング回路１５でサンプリングした
出力信号１８｛図２（ｄ）｝は、サンプリング回路１６
において、サンプリング波形１３の立ち上がりエッジで
サンプリングすることになる。
出力信号１８｛図２（ｄ）｝は、サンプリング回路１６
において、サンプリング波形１３の立ち上がりエッジで
サンプリングすることになる。
【００２０】したがって、サンプリング回路１６から得
られる位相検出フラグ１７は、入力波形１１がサンプリ
ング回路１４においてサンプリングされる直前の図２
（ｂ）に示すクロック１２、すなわち、クロック１２ａ
の立ちち下がりエッジで入力波形１１の存在の有無を検
出していることになる。
られる位相検出フラグ１７は、入力波形１１がサンプリ
ング回路１４においてサンプリングされる直前の図２
（ｂ）に示すクロック１２、すなわち、クロック１２ａ
の立ちち下がりエッジで入力波形１１の存在の有無を検
出していることになる。
【００２１】この場合、クロック１２のデューティが１
対１であれば、クロック１２の半周期前に入力波形１１
の存否を検出することになり、半周期の分解能のビット
として位相検出フラグ１７を使用することができる。
対１であれば、クロック１２の半周期前に入力波形１１
の存否を検出することになり、半周期の分解能のビット
として位相検出フラグ１７を使用することができる。
【００２２】クロック１２のデューティは１対１が望ま
しい。特に、入力波形１１がクロック１２に対して非同
期の場合に精度が高くなる。
しい。特に、入力波形１１がクロック１２に対して非同
期の場合に精度が高くなる。
【００２３】しかし、入力波形１１がクロック１２とあ
る同期関係にある場合に、例えば、クロック１２の２倍
の周波数でサンプリングされた信号が入力波形１１とな
る場合には、デューティが１対１になる必要がなく、ク
ロック１２の半周期の差が位相検出フラグ１７として出
力されるようにデューティを変えてもよい。
る同期関係にある場合に、例えば、クロック１２の２倍
の周波数でサンプリングされた信号が入力波形１１とな
る場合には、デューティが１対１になる必要がなく、ク
ロック１２の半周期の差が位相検出フラグ１７として出
力されるようにデューティを変えてもよい。
【００２４】なお、上記実施の形態においては、サンプ
リング回路１４〜１６をＤタイプのＦＦを用いている場
合で説明を進めたが、この発明はサンプリング回路１４
・１５をＤタイプのＦＦに限定するものではない。例え
ば、サンプリング回路１４・１５は入力波形のパルス幅
がクロック１２の１周期以上あれば、ＤタイプのＦＦに
代えてラッチ回路を用いてもよい。
リング回路１４〜１６をＤタイプのＦＦを用いている場
合で説明を進めたが、この発明はサンプリング回路１４
・１５をＤタイプのＦＦに限定するものではない。例え
ば、サンプリング回路１４・１５は入力波形のパルス幅
がクロック１２の１周期以上あれば、ＤタイプのＦＦに
代えてラッチ回路を用いてもよい。
【００２７】
【発明の効果】この発明の位相検出回路によれば、入力
波形をクロックと同相のクロックで第１のサンプリング
回路でサンプリングしてサンプリング波形を生成すると
ともに、クロックと逆相のクロックで入力波形を第２の
サンプリング回路でサンプリングし、この第２のサンプ
リング回路の出力信号を第３のサンプリング回路で第１
のサンプリング回路から生成されたサンプリング波形に
よりサンプリングして、位相検出フラグを出力するよう
にしたので、入力波形がクロックの半周期分遅延されて
いるか否かの検出が可能となり、入力波形を所定周波数
でサンプリングすると、通常、分解能は（１／周波数）
になるのに対して、この発明では、クロックの周波数を
変えることなく、分解能を１／２まで高めることができ
る。
波形をクロックと同相のクロックで第１のサンプリング
回路でサンプリングしてサンプリング波形を生成すると
ともに、クロックと逆相のクロックで入力波形を第２の
サンプリング回路でサンプリングし、この第２のサンプ
リング回路の出力信号を第３のサンプリング回路で第１
のサンプリング回路から生成されたサンプリング波形に
よりサンプリングして、位相検出フラグを出力するよう
にしたので、入力波形がクロックの半周期分遅延されて
いるか否かの検出が可能となり、入力波形を所定周波数
でサンプリングすると、通常、分解能は（１／周波数）
になるのに対して、この発明では、クロックの周波数を
変えることなく、分解能を１／２まで高めることができ
る。
【図１】この発明の位相検出回路の一実施の形態の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１の位相検出回路の動作を説明するためのタ
イミング・チャートである。
イミング・チャートである。
【図３】従来のサンプリング回路の一例を示すブロック
図である。
図である。
１１ 入力波形 １２ クロック １２ａ クロック１２と同相のクロック １２ｂ クロック１２と逆相のクロック １３ サンプリング波形 １４〜１６ サンプリング回路 １７ 位相検出フラグ １８ サンプリング回路１５の出力信号
Claims (3)
- 【請求項１】 入力波形(11)を所定周期のクロック(12)
によりサンプリングする第１のサンプリング回路(14)
と、 前記入力波形(11)を前記クロック(12)に対して逆相のク
ロック(12b) でサンプリングする第２のサンプリング回
路(15)と、 前記第２のサンプリング回路(15)の出力信号(18)を前記
第１のサンプリング回路(14)の出力でサンプリングして
位相検出フラグ(17)を出力する第３のサンプリング回路
(16)と、を備えてなることを特徴とする位相検出回路。 - 【請求項２】 請求項１記載の位相検出回路において、 前記第１〜第３のサンプリング回路(14)〜(16)は、それ
ぞれＤタイプ・フリップ・フロップであることを特徴と
する位相検出回路。 - 【請求項３】 請求項１記載の位相検出回路において、 前記第１ないし第３のサンプリング回路(14,15)は、そ
れぞれラッチ回路であることを特徴とする位相検出回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18674796A JP3467975B2 (ja) | 1996-06-27 | 1996-06-27 | 位相検出回路 |
| US08/880,452 US5923190A (en) | 1996-06-27 | 1997-06-24 | Phase detector having a sampling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18674796A JP3467975B2 (ja) | 1996-06-27 | 1996-06-27 | 位相検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022799A true JPH1022799A (ja) | 1998-01-23 |
| JP3467975B2 JP3467975B2 (ja) | 2003-11-17 |
Family
ID=16193945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18674796A Expired - Fee Related JP3467975B2 (ja) | 1996-06-27 | 1996-06-27 | 位相検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5923190A (ja) |
| JP (1) | JP3467975B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009284053A (ja) * | 2008-05-20 | 2009-12-03 | Hitachi Communication Technologies Ltd | ディジタル位相検出器およびｐｌｌ |
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Families Citing this family (12)
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|---|---|---|---|---|
| JPH1127111A (ja) * | 1997-06-30 | 1999-01-29 | Ando Electric Co Ltd | サンプリング回路 |
| JP4484359B2 (ja) * | 1997-10-10 | 2010-06-16 | ラムバス・インコーポレーテッド | 最小限の待ち時間とフェイルセーフ再同期化するための方法および装置 |
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| FR2810009B1 (fr) * | 2000-06-09 | 2002-09-27 | Otico | Dispositif d'entrainement a chenille pour vehicule tout terrain |
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|---|---|---|---|---|
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