JPH0235459B2 - - Google Patents
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- JPH0235459B2 JPH0235459B2 JP56181807A JP18180781A JPH0235459B2 JP H0235459 B2 JPH0235459 B2 JP H0235459B2 JP 56181807 A JP56181807 A JP 56181807A JP 18180781 A JP18180781 A JP 18180781A JP H0235459 B2 JPH0235459 B2 JP H0235459B2
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- JP
- Japan
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- substrate
- layer
- substrates
- slumping
- bonded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体基板の製造方法に関し、特に電
力用パワートランジスタの製造に用いる半導体基
板の製造方法に係る。
力用パワートランジスタの製造に用いる半導体基
板の製造方法に係る。
電力用パワートランジスタの製造には、一導電
型の半導体基板の裏面側に基板と同導電型の高濃
度不純物層を形成した二層構造（NonN+または
PonP+）の半導体基板が用いられる。これは、電
力用パワートランジスタでは基板の裏面側からコ
レクタ電極を取り出すことから、コレクタの飽和
抵抗を減少させる上で基板の裏面側に高濃度不純
物層が必要とされるためである。上記二層構造を
有する半導体基板の従来の製造方法を、npnバイ
ポーラ型パワートランジスタの製造に用いる
NonN+型のシリコン基板を例に説明すれば次の
通りである。
型の半導体基板の裏面側に基板と同導電型の高濃
度不純物層を形成した二層構造（NonN+または
PonP+）の半導体基板が用いられる。これは、電
力用パワートランジスタでは基板の裏面側からコ
レクタ電極を取り出すことから、コレクタの飽和
抵抗を減少させる上で基板の裏面側に高濃度不純
物層が必要とされるためである。上記二層構造を
有する半導体基板の従来の製造方法を、npnバイ
ポーラ型パワートランジスタの製造に用いる
NonN+型のシリコン基板を例に説明すれば次の
通りである。
(i) まず、厚さ500μ、＃1000ラツプ仕上げ面を
有するn-型シリコン基板１にオキシ塩化燐
（POCl3）を拡散源として1200℃、３時間の燐
拡散を行ない、基板１の両面に拡散深度15μ、
表面の不純物濃度４〜６×1021／cm3のn+型デポ
ジシヨン層２を形成する（第１図ａ図示）。
有するn-型シリコン基板１にオキシ塩化燐
（POCl3）を拡散源として1200℃、３時間の燐
拡散を行ない、基板１の両面に拡散深度15μ、
表面の不純物濃度４〜６×1021／cm3のn+型デポ
ジシヨン層２を形成する（第１図ａ図示）。
(ii) 次に、1270℃、270時間の熱処理によりn+型
デポジシヨン層２のスランピングを行ない、拡
散深度190μ、不純物表面濃度１×1020／cm3以上
のn+型スランピング層３を形成する（同図ｂ
図示）。
デポジシヨン層２のスランピングを行ない、拡
散深度190μ、不純物表面濃度１×1020／cm3以上
のn+型スランピング層３を形成する（同図ｂ
図示）。
(iii) 次に、＃1000ラツピングにより一方のスラン
ピング層３の表面から220μだけ削除する。こ
れにより、n-型層１も220μ−190μ＝30μだけ削
除され、従つて、ラツピングされなかつたn+
型のスランピング層３上にn-型層１を有する
NonN+型のシリコン基板が得られる（同図ｃ
図示）。
ピング層３の表面から220μだけ削除する。こ
れにより、n-型層１も220μ−190μ＝30μだけ削
除され、従つて、ラツピングされなかつたn+
型のスランピング層３上にn-型層１を有する
NonN+型のシリコン基板が得られる（同図ｃ
図示）。
このときn-型層１表面は＃1000ラツピング
面４になつている。
面４になつている。
(iv) 次に、n-層１の表面をミラーラツピングす
ることより、ラツピング面４の破砕層を除去す
ると共に表面をミラー面５に仕上げる。これに
より裏面側にコレクタ電極を形成するための深
さ190μのn+型スランピング層３と、その上に
コレクタ領域となる厚さ60μのn-型領域１を有
し、全体の厚さが250μのNonN+型シリコン基
板が得られる（同図ｄ図示）。
ることより、ラツピング面４の破砕層を除去す
ると共に表面をミラー面５に仕上げる。これに
より裏面側にコレクタ電極を形成するための深
さ190μのn+型スランピング層３と、その上に
コレクタ領域となる厚さ60μのn-型領域１を有
し、全体の厚さが250μのNonN+型シリコン基
板が得られる（同図ｄ図示）。
こうして得られた二層構造の半導体基板は、そ
の製造方法に因んでOSL基板（One Side mirror
Lapping基板）と呼ばれている。
の製造方法に因んでOSL基板（One Side mirror
Lapping基板）と呼ばれている。
ところで、上記従来の製造方法では、厚さ
250μのOSL基板を得るために略２倍の厚さの基
板から出発しなければならず、材料ロスが大きい
という問題があつた。また、片側を220μもラツ
ピングして削除しなければならないため長時間の
ラツピングを要すること、および高濃度のラツピ
ングを行なうために高度の技術を要することなど
からコスト高になるという問題があつた。更に、
削除方法が＃1000ラツピングであること、および
その後のミラー面仕上げも機械的なラツピング仕
上げであることから、上記従来の製造方法による
OSL基板を用いて作成された素子では少数キヤ
リアのライフタイムが低下するという問題があつ
た。
250μのOSL基板を得るために略２倍の厚さの基
板から出発しなければならず、材料ロスが大きい
という問題があつた。また、片側を220μもラツ
ピングして削除しなければならないため長時間の
ラツピングを要すること、および高濃度のラツピ
ングを行なうために高度の技術を要することなど
からコスト高になるという問題があつた。更に、
削除方法が＃1000ラツピングであること、および
その後のミラー面仕上げも機械的なラツピング仕
上げであることから、上記従来の製造方法による
OSL基板を用いて作成された素子では少数キヤ
リアのライフタイムが低下するという問題があつ
た。
本発明は上述の事情に鑑みてなされたもので、
従来と同様の厚さを有する二層構造の半導体基板
を従来よりも薄い基板から出発して低コストかつ
高い材料効率で製造することができ、しかも少数
キヤリアの高いライフタイムを得ることのできる
半導体基板の製造方法を提供するものである。
従来と同様の厚さを有する二層構造の半導体基板
を従来よりも薄い基板から出発して低コストかつ
高い材料効率で製造することができ、しかも少数
キヤリアの高いライフタイムを得ることのできる
半導体基板の製造方法を提供するものである。
即ち、本発明は不純物濃度の低い一導電型の半
導体基板の両面に酸化膜を形成する工程と、該基
板の片面側の酸化膜上に液状シリカ化合物を塗布
し、該液状シリカ化合物を介して二枚の基板を密
に固着した貼着体を形成する工程と、該貼着体に
不純物拡散を行なうことにより基板の非固着面側
に基板と同導電型の高濃度不純物層を形成する工
程と、貼着体全面を酸化することにより基板の非
固着面側に酸化膜を成長させる工程と、多数の貼
着体を積層加圧したスタツク状態で前記高濃度不
純物層のシランピングを行なつた後、このスタツ
ク状態から個々の基板を分離する工程と、該分離
された基板の非スランピング面をミラーエツチン
グ仕上げする工程とからなる半導体基板の製造方
法である。
導体基板の両面に酸化膜を形成する工程と、該基
板の片面側の酸化膜上に液状シリカ化合物を塗布
し、該液状シリカ化合物を介して二枚の基板を密
に固着した貼着体を形成する工程と、該貼着体に
不純物拡散を行なうことにより基板の非固着面側
に基板と同導電型の高濃度不純物層を形成する工
程と、貼着体全面を酸化することにより基板の非
固着面側に酸化膜を成長させる工程と、多数の貼
着体を積層加圧したスタツク状態で前記高濃度不
純物層のシランピングを行なつた後、このスタツ
ク状態から個々の基板を分離する工程と、該分離
された基板の非スランピング面をミラーエツチン
グ仕上げする工程とからなる半導体基板の製造方
法である。
以下、第２図ａ〜ｇを参照して本発明をnpnバ
イポーラ型パワートランジスタ用シリコン基板の
製造に適用した一実施例を説明する。
イポーラ型パワートランジスタ用シリコン基板の
製造に適用した一実施例を説明する。
実施例
(i) まず、厚さ270μ、＃1000ラツプ仕上げのn-
型シリコン基板１１を1000℃のドライ酸素雰囲
気中で20分間熱処理することにより、その両側
表面に膜厚500〜700Åの熱酸化膜１２を形成す
る（第２図ａ図示）。
型シリコン基板１１を1000℃のドライ酸素雰囲
気中で20分間熱処理することにより、その両側
表面に膜厚500〜700Åの熱酸化膜１２を形成す
る（第２図ａ図示）。
(ii) 次に、基板１１の片面の熱酸化膜１２上に液
状のシリカ化合物溶液をスピンナー等によつ
て、例えば2000rpm、15秒間の条件で塗布形成
し、この液状シリカ化合膜１３を介して二枚の
同様の基板を貼り合わせる。続いて、1000℃以
上の酸素雰囲気中で熱処理を行なつて液状シリ
カ化合物膜を固化することにより二枚の基板１
１，１１′をシリカ化合物層１３を介して密着
固定する（第２図ｂ図示）。
状のシリカ化合物溶液をスピンナー等によつ
て、例えば2000rpm、15秒間の条件で塗布形成
し、この液状シリカ化合膜１３を介して二枚の
同様の基板を貼り合わせる。続いて、1000℃以
上の酸素雰囲気中で熱処理を行なつて液状シリ
カ化合物膜を固化することにより二枚の基板１
１，１１′をシリカ化合物層１３を介して密着
固定する（第２図ｂ図示）。
なお、この熱処理により基板１１，１１′の
表面に先に形成されていた熱酸化膜１２，１
２′がシリカ化合物１３と反応して強固な接合
が達成される。
表面に先に形成されていた熱酸化膜１２，１
２′がシリカ化合物１３と反応して強固な接合
が達成される。
(iii) 次に、例えばオキシ塩化燐を拡散源として
1200℃の酸化性雰囲気中で３時間程度の燐拡散
を行ない、拡散深度１５μ、不純物表面濃度４
〜６×1021／cm3のn+型高濃度不純物層１４，１
４′を形成する（第２図ｅ図示）。
1200℃の酸化性雰囲気中で３時間程度の燐拡散
を行ない、拡散深度１５μ、不純物表面濃度４
〜６×1021／cm3のn+型高濃度不純物層１４，１
４′を形成する（第２図ｅ図示）。
(iv) 次に、スチーム雰囲気下で1000℃、４時間の
酸化を行ない、1.0〜1.2μの酸化膜１５，１
５′を成長させる（第２図ｄ図示）。
酸化を行ない、1.0〜1.2μの酸化膜１５，１
５′を成長させる（第２図ｄ図示）。
(v) 次に、第２図ｄのように二枚の基板１１，１
１′を密着したものを1270℃のN2／O2＝２／１
の混合ガラス奮囲気下で270時間のスランピン
グを行ない、拡散深度190μ、不純物表面濃度
１×1020／cm3以上のn+型スランピング層１６，
１６′を形成する（第２図ｅ図示）。
１′を密着したものを1270℃のN2／O2＝２／１
の混合ガラス奮囲気下で270時間のスランピン
グを行ない、拡散深度190μ、不純物表面濃度
１×1020／cm3以上のn+型スランピング層１６，
１６′を形成する（第２図ｅ図示）。
このときのスランピングは、第３図に示すよ
うに、石英ガイド板100により第２図ｄのよう
に基板１１，１１′を密着結合したものを相互
に隙間のないように多数重ね合わせて完全スタ
ツク状態とし、これを石英拡散ボート１０１に
載せて行なう。
うに、石英ガイド板100により第２図ｄのよう
に基板１１，１１′を密着結合したものを相互
に隙間のないように多数重ね合わせて完全スタ
ツク状態とし、これを石英拡散ボート１０１に
載せて行なう。
(vi) 上記スランピングの終了後、第３図の完全ス
タツク状の基板１１，１１′は酸化膜１５およ
びシリカ化合物層１３を介して相互に密着結合
されているから、これをフツ酸液中に浸漬する
ことにより個々の基板に分離する（第２図ｆ図
示）。
タツク状の基板１１，１１′は酸化膜１５およ
びシリカ化合物層１３を介して相互に密着結合
されているから、これをフツ酸液中に浸漬する
ことにより個々の基板に分離する（第２図ｆ図
示）。
(vii) 次に、分離された個々の基板におけるn-型
層１１の表面を例えばフツ酸、硝酸および酢酸
の混合液（HF：HNO3：CH3COOH＝１：
３：２）で20μ程度エツチングすることにより
ミラー面仕上げを行なう（第２図ｇ図示）。
層１１の表面を例えばフツ酸、硝酸および酢酸
の混合液（HF：HNO3：CH3COOH＝１：
３：２）で20μ程度エツチングすることにより
ミラー面仕上げを行なう（第２図ｇ図示）。
こうして、拡散深さ190μのスランピング層１
６と膜厚60μのn-型層１１とからなり、全体が
250μの厚さを有する二層構造のNonN+型シリコ
ン基板が製造される。なお、このように片面をエ
ツチングによりミラー仕上げされた半導体基板の
ことをOSL基板に対してOSE基板（One Side
mirror Etching基板）と呼ぶことにする。
６と膜厚60μのn-型層１１とからなり、全体が
250μの厚さを有する二層構造のNonN+型シリコ
ン基板が製造される。なお、このように片面をエ
ツチングによりミラー仕上げされた半導体基板の
ことをOSL基板に対してOSE基板（One Side
mirror Etching基板）と呼ぶことにする。
上記実施例によれば、出発基板１１の片面にの
みn+型スランピング層１６を形成できることか
ら、厚さ250μのOSE基板を製造するに際して厚
さ270μの原料基板を用いればよい。従つて、従
来の製造方法に比較して原料ロスが著しく小さく
なり、材料効率を飛躍的に向上することができ
る。また、ミラー面仕上げに際しても、n-型層
１１を20μ程度除去すればよいことからエツチン
グによるミラー面仕上げを用いることができる。
従つて、ミラー面仕上げの工程が従来のラツピン
グによる場合に比較して極めて容易かつ短時間で
済むからコストの低減が可能となる一方、機械的
なラツピングを行なう必要がないからn-型層１
１の破砕層や歪が減少し、従来の製造方法に比較
して少数キヤリアのライフタイムを向上すること
がきる。因みに、従来のOSL基板と上記実施例
のOSE基板の両方を用いてその表面から30〜40μ
の深さにプレーナー構造のPN接合を形成し、電
極を形成してライフタイムを測定した結果を第４
図に示す。同図Ａは従来のOSL基板を用いた場
合のライフタイムの分布図であり、同図Ｂは上記
実施例のOSE基板を用いた場合のライフタイム
の分布図である。この結果は上記実施例による
OSE基板の方が少数キヤリアのライフタイムが
長長いことを示している。
みn+型スランピング層１６を形成できることか
ら、厚さ250μのOSE基板を製造するに際して厚
さ270μの原料基板を用いればよい。従つて、従
来の製造方法に比較して原料ロスが著しく小さく
なり、材料効率を飛躍的に向上することができ
る。また、ミラー面仕上げに際しても、n-型層
１１を20μ程度除去すればよいことからエツチン
グによるミラー面仕上げを用いることができる。
従つて、ミラー面仕上げの工程が従来のラツピン
グによる場合に比較して極めて容易かつ短時間で
済むからコストの低減が可能となる一方、機械的
なラツピングを行なう必要がないからn-型層１
１の破砕層や歪が減少し、従来の製造方法に比較
して少数キヤリアのライフタイムを向上すること
がきる。因みに、従来のOSL基板と上記実施例
のOSE基板の両方を用いてその表面から30〜40μ
の深さにプレーナー構造のPN接合を形成し、電
極を形成してライフタイムを測定した結果を第４
図に示す。同図Ａは従来のOSL基板を用いた場
合のライフタイムの分布図であり、同図Ｂは上記
実施例のOSE基板を用いた場合のライフタイム
の分布図である。この結果は上記実施例による
OSE基板の方が少数キヤリアのライフタイムが
長長いことを示している。
その他、出発基板の片方側にのみ高濃度のスラ
ンピング層を形成する方法は従来も一部行なわれ
てはいたが、この方法においては第５図に示すよ
うに片面側に高濃度のスランピングを行なう際
に、n+層の表面から飛び出したｎ型不純物がn-
層の表面に侵入するのを避けることができず、そ
のためにn-層の膜厚制御が不安定になるという
問題があつた。これに対して上記実施例の方法に
よればそのような問題を完全に解決できることは
明らかである。
ンピング層を形成する方法は従来も一部行なわれ
てはいたが、この方法においては第５図に示すよ
うに片面側に高濃度のスランピングを行なう際
に、n+層の表面から飛び出したｎ型不純物がn-
層の表面に侵入するのを避けることができず、そ
のためにn-層の膜厚制御が不安定になるという
問題があつた。これに対して上記実施例の方法に
よればそのような問題を完全に解決できることは
明らかである。
なお、本発明はNonN+型の半導体基板のみな
らず、PonP型の半導体基板の製造にも適用でき
ることは言うまでもない。
らず、PonP型の半導体基板の製造にも適用でき
ることは言うまでもない。
以上詳述したように、本発明によれば高い材料
効率および低コストで電力用パワートランジスタ
の製造に用いる二層構造の半導体基板を製造する
ことができ、しかも優れた少数キヤリアのライフ
タイム特性を得ることができる半導体基板の製造
方法を提供できるものである。
効率および低コストで電力用パワートランジスタ
の製造に用いる二層構造の半導体基板を製造する
ことができ、しかも優れた少数キヤリアのライフ
タイム特性を得ることができる半導体基板の製造
方法を提供できるものである。
第１図ａ〜ｄは従来のOSL基板の製造工程を
示す断面図、第２図ａ〜ｇは本発明の一実施例に
なる半導体基板の製造工程を示す断面図、第３図
は第２図ｅの工程を行なう態様を示す説明図、第
４図は従来のOSL基板と本発明の一実施例によ
り製造されたOSE基板における少数キヤリアの
ライフタイム特性を比較して示す分布図、第５図
は第１図ａ〜ｄの従来例以外に従来行なわれてい
た製造方法の問題点を示す説明図である。 １１，１１′……n-型シリコン基板、１２，１
２′……熱酸化膜、１３……シリカ化合物層、１
４，１４′……n+型高濃度不純物層、１５，１
５′……酸化膜、１６，１６′……n+型スランピ
ング層、１００……石英ガイド板、１０１……石
英ボート。
示す断面図、第２図ａ〜ｇは本発明の一実施例に
なる半導体基板の製造工程を示す断面図、第３図
は第２図ｅの工程を行なう態様を示す説明図、第
４図は従来のOSL基板と本発明の一実施例によ
り製造されたOSE基板における少数キヤリアの
ライフタイム特性を比較して示す分布図、第５図
は第１図ａ〜ｄの従来例以外に従来行なわれてい
た製造方法の問題点を示す説明図である。 １１，１１′……n-型シリコン基板、１２，１
２′……熱酸化膜、１３……シリカ化合物層、１
４，１４′……n+型高濃度不純物層、１５，１
５′……酸化膜、１６，１６′……n+型スランピ
ング層、１００……石英ガイド板、１０１……石
英ボート。
Claims (1)
- １ 不純物濃度の低い一導電型の半導体基板の両
面に酸化膜を形成する工程と、該基板の片面側の
酸化膜上に液状シリカ化合物を塗布し、該液状シ
リカ化合物を介して二枚の基板を密に固着した貼
着体を形成する工程と、該貼着体に不純物拡散を
行なうことにより基板の非固着面側に基板と同導
電型の高濃度不純物層を形成する工程と、貼着体
全面を酸化することにより基板の非固着面側に酸
化膜を成長させる工程と、多数の貼着体を積層加
圧したスタツク状態で前記高濃度不純物層のスラ
ンピングを行なつた後、このスタツク状態から
個々の基板を分離する工程と、該分離された基板
の非スランピング面をミラーエツチング仕上げす
る工程とからなる半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181807A JPS5884458A (ja) | 1981-11-13 | 1981-11-13 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181807A JPS5884458A (ja) | 1981-11-13 | 1981-11-13 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5884458A JPS5884458A (ja) | 1983-05-20 |
| JPH0235459B2 true JPH0235459B2 (ja) | 1990-08-10 |
Family
ID=16107182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56181807A Granted JPS5884458A (ja) | 1981-11-13 | 1981-11-13 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884458A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8501773A (nl) * | 1985-06-20 | 1987-01-16 | Philips Nv | Werkwijze voor het vervaardigen van halfgeleiderinrichtingen. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2331516A1 (de) * | 1972-06-21 | 1974-01-17 | Monsanto Co | Verfahren zur herstellung von tiefdiffundierten halbleitenden bauteilen |
| JPS5441665A (en) * | 1977-09-09 | 1979-04-03 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
-
1981
- 1981-11-13 JP JP56181807A patent/JPS5884458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5884458A (ja) | 1983-05-20 |
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