JPS641066B2 - - Google Patents
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- Publication number
- JPS641066B2 JPS641066B2 JP55159935A JP15993580A JPS641066B2 JP S641066 B2 JPS641066 B2 JP S641066B2 JP 55159935 A JP55159935 A JP 55159935A JP 15993580 A JP15993580 A JP 15993580A JP S641066 B2 JPS641066 B2 JP S641066B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- oxide film
- impurity layer
- high concentration
- concentration impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電力用の半導体基板の製造方法の改良
に関する。 裏面よりコレクタ電極を取出す半導体素子では
コレクタの飽和抵抗を減少させる為に裏面にはコ
レクタと同じ導電型の高濃度の不純物層を必要と
する。このような半導体装置の半導体基板を製造
する方法としては、コレクタと同じ導電型の不純
物（NPN型半導体素子でN+層）を半導体基体の
両面に拡散し、その後ラツピングにより片面拡散
層を削取りにさらにミラーラツピングにより破砕
層を取り除いてその表面をミラー仕上げする方法
が知られている。このようにして製造された半導
体基板は、一般にワンサイドラツピング仕上げウ
エハ（OSLウエハ）と称せられている。 以下、従来の半導体基板製造方法を第１図Ａ乃
至同図Ｅを参照して説明する。まず、第１図Ａに
示す如く、例えばＮ型の厚さ500μｍ、＃1000ラ
ツプ仕上げの半導体基体１を用意する。次に、同
図Ｂに示す如く、この半導体基体１の両面に、
N+型の不純物を例えばオキシ塩化リン（POCl3）
を拡散源として1200℃の温度下で３時間N+不純
物の堆積によつて高濃度不純物層２（シート抵抗
2.3〜0.5Ω／、N+深さ15μｍ）として形成する。
次に同図Ｃに示す如く、これを1270℃の温度で
270時間拡散炉に投入し高濃度不純物層２のスラ
ンピングを行ない拡散深さが190μｍの高濃度不
純物層３を得る。次に、同図Ｄに示す如く、
＃1000ラツプにて表面から220μｍまでを削取り
片面の高濃度不純物層３を除く。さらに高濃度不
純物層３の表面の破砕層を取り除き表面をミラー
仕上げにする為ミラーラツピングを行ない、同図
Ｅに示す如く、コレクタ領域となるN-層４の層
厚が60μｍで厚さが250μｍの表面にミラー仕上げ
が施された半導体基板５を得る。 しかしながら、従来の半導体基板の製造方法で
は、次のような欠点がある。 250μｍ仕上げ厚さの半導体基板５を製作す
るには500μｍの内厚を有する厚い半導体基体
１が必要であり半導体基体１のロスが多い。 片面の削取り量が200μｍ以上必要であり、
＃1000ラツプで削取り後にミラーラツプ仕上げ
と機械的仕上げを必要とするため、電力用半導
体素子を作つた場合基板のライフタイムの低下
を招く。 本発明は、かかる点に鑑みてなされたもので薄
肉の半導体を用いてライフタイムの長い半導体基
板を容易に製造することができる半導体基板の製
造方法を見出したものである。 以上、本発明の一実施例を図面を参照しながら
説明する。まず、第２図Ａに示す如く、厚さ
270μｍ＃1000ラツプ仕上げのＮ導電型の半導体
基体１０を用意する。次に、同図Ｂに示す如くこ
の半導体基体１０の両面にN+型の不純物を例え
ば、オキシ塩化リンPOCl3を拡散源として1200℃
の温度で３時間酸化性雰囲気中にて堆積し、高濃
度不純物層１１（シート抵抗0.3〜0.5Ω／□拡散
深さ15μｍ）を形成する。次に、同図Ｃに示す如
く、1000℃の温度で２分間スチームを流しながら
酸化を行い、高濃度不純物層１１の表面に第１酸
化膜厚１２を形成する。この第１酸化膜１２は、
次のN+スランピング拡散にて高濃度不純物層１
１からのリンの飛出しを防止するためのものであ
り、その膜厚は8000Å〜10000Åに設定するのが
望ましい。次にこれの裏面をワツクス等で保護し
た後、弗酸液にて片側の表面の第１酸化膜１２を
取り除く。さらに除去したその表面にケミカルエ
ツチングを施す。この場合エツチング仕上げ面
は、半導体素子製造工程でホトンジストによる酸
化膜エツチング工程等があるためミラー仕上げ面
とすることが必要である。また、半導体基体１０
内が均一でしかも片側の高濃度不純物層１１が確
実に取り除けるように行なう。例えば容量比が弗
酸：硝酸：酢酸＝１：２：１の混酸エツチング液
を使用し液温15℃にて200秒間エツチングし、エ
ツチング量30μｍとする。 その後同図Ｄに示す如く、裏面の保護用ワツク
スをトリクレン処理にて除く。次に、同図Ｅに示
す如く、ミラーエツチングされた表面に第２酸化
膜１３を形成する。第２酸化膜１３は、例えば
1000℃のスチーム雰囲気中にて４時間に亘つて酸
化により形成しその膜厚は、10000〜11000Åとす
る。次に、第３図に示す如く、第１酸化膜１２、
高濃度不純物層１１及び第２酸化膜１３を形成し
た半導体基体１０を多数枚用意して、これを第１
酸化膜１２同士及び第２酸化膜１３同士が重なる
ように背合わせに突合わせてすき間ができないよ
うにガイド板１４で加圧しながら一体に固定して
スタツク１５を組立てる。ガイド板１４間には50
〜100枚の半導体基体１０を背合わせの状態で設
ける。次いで、このスタツク１５を1270℃の酸化
性雰囲気中に270時間設置し、高濃度不純物層１
１の拡散深さが190μｍに達するまでスタツク拡
散を施す。スタツク拡散後、背合せの状態で一体
に密着された半導体基体１０を弗酸液に浸漬し、
第１酸化膜１２及び第２酸化膜１３を溶解して除
去し、第２図Ｆに示す如く、表面がミラーエツチ
ング仕上げされた半導体基板１６を得る。 このようにこの半導体基板の製造方法によれ
ば、薄肉の半導体基体１０を用いて、表面がケミ
カルミラーエツチングで仕上げられた半導体基板
１６を容易に得ることができる。また、高濃度不
純物層１１の表面に第１酸化膜１２を片面エツチ
ング前に付けたことを、片面エツチング後にエツ
チングされた露出表面第２酸化膜１３を付けたこ
と、及び多数枚の半導体基体１０を第１酸化膜１
２と第２酸化膜１３で背合せにスタツクしてガイ
ド板１４で圧力を加えながら一体に密着せしめて
高濃度不純物層１１のスタツク拡散を行うように
したことにより、第４図に示す如く高濃度不純物
層１１中の不純物が外部拡散して半導体基体１０
中に高濃度不純物領域１６ａを形成するのを防止
することができる。さらに、高濃度不純物層１１
のスタツク拡散後に200μｍ以上片面を削り取る
必要がないため、ラツプイングを行なわずに30μ
ｍ程度の片面ケミカルエツチングによつてミラー
面を形成することができる。また、ケミカルエツ
チングによつてミラー面を形成できるので、従来
法の機械的表面仕上げに比べて破砕層及び歪み層
を減少させることができる。その結果、第５図に
示す如く、プレナー構造でＰ−Ｎ接合を形成する
不純物領域１７を表面から30〜40μｍと深い所に
形成して電極を設けた半導体装置１８を製造する
ことができる。この半導体基体１６のライフタイ
ムの分布は第６図Ｂに示す通りであり、同図Ａに
示す従来法により製造された半導体基板のライフ
タイムの分布図に比べて遥かに長いライフタイム
を有する。 尚、実施例ではNPN型の半導体基板に付いて
説明したが、勿論PNP型半導体基板に付いても
同様に適用できる。 以上説明した如く、本発明に係る半導体基板の
製造方法によれば、薄肉の半導体基体を用いてラ
イフタイムの長い半導体基板を容易に製造するこ
とができるものである。
に関する。 裏面よりコレクタ電極を取出す半導体素子では
コレクタの飽和抵抗を減少させる為に裏面にはコ
レクタと同じ導電型の高濃度の不純物層を必要と
する。このような半導体装置の半導体基板を製造
する方法としては、コレクタと同じ導電型の不純
物（NPN型半導体素子でN+層）を半導体基体の
両面に拡散し、その後ラツピングにより片面拡散
層を削取りにさらにミラーラツピングにより破砕
層を取り除いてその表面をミラー仕上げする方法
が知られている。このようにして製造された半導
体基板は、一般にワンサイドラツピング仕上げウ
エハ（OSLウエハ）と称せられている。 以下、従来の半導体基板製造方法を第１図Ａ乃
至同図Ｅを参照して説明する。まず、第１図Ａに
示す如く、例えばＮ型の厚さ500μｍ、＃1000ラ
ツプ仕上げの半導体基体１を用意する。次に、同
図Ｂに示す如く、この半導体基体１の両面に、
N+型の不純物を例えばオキシ塩化リン（POCl3）
を拡散源として1200℃の温度下で３時間N+不純
物の堆積によつて高濃度不純物層２（シート抵抗
2.3〜0.5Ω／、N+深さ15μｍ）として形成する。
次に同図Ｃに示す如く、これを1270℃の温度で
270時間拡散炉に投入し高濃度不純物層２のスラ
ンピングを行ない拡散深さが190μｍの高濃度不
純物層３を得る。次に、同図Ｄに示す如く、
＃1000ラツプにて表面から220μｍまでを削取り
片面の高濃度不純物層３を除く。さらに高濃度不
純物層３の表面の破砕層を取り除き表面をミラー
仕上げにする為ミラーラツピングを行ない、同図
Ｅに示す如く、コレクタ領域となるN-層４の層
厚が60μｍで厚さが250μｍの表面にミラー仕上げ
が施された半導体基板５を得る。 しかしながら、従来の半導体基板の製造方法で
は、次のような欠点がある。 250μｍ仕上げ厚さの半導体基板５を製作す
るには500μｍの内厚を有する厚い半導体基体
１が必要であり半導体基体１のロスが多い。 片面の削取り量が200μｍ以上必要であり、
＃1000ラツプで削取り後にミラーラツプ仕上げ
と機械的仕上げを必要とするため、電力用半導
体素子を作つた場合基板のライフタイムの低下
を招く。 本発明は、かかる点に鑑みてなされたもので薄
肉の半導体を用いてライフタイムの長い半導体基
板を容易に製造することができる半導体基板の製
造方法を見出したものである。 以上、本発明の一実施例を図面を参照しながら
説明する。まず、第２図Ａに示す如く、厚さ
270μｍ＃1000ラツプ仕上げのＮ導電型の半導体
基体１０を用意する。次に、同図Ｂに示す如くこ
の半導体基体１０の両面にN+型の不純物を例え
ば、オキシ塩化リンPOCl3を拡散源として1200℃
の温度で３時間酸化性雰囲気中にて堆積し、高濃
度不純物層１１（シート抵抗0.3〜0.5Ω／□拡散
深さ15μｍ）を形成する。次に、同図Ｃに示す如
く、1000℃の温度で２分間スチームを流しながら
酸化を行い、高濃度不純物層１１の表面に第１酸
化膜厚１２を形成する。この第１酸化膜１２は、
次のN+スランピング拡散にて高濃度不純物層１
１からのリンの飛出しを防止するためのものであ
り、その膜厚は8000Å〜10000Åに設定するのが
望ましい。次にこれの裏面をワツクス等で保護し
た後、弗酸液にて片側の表面の第１酸化膜１２を
取り除く。さらに除去したその表面にケミカルエ
ツチングを施す。この場合エツチング仕上げ面
は、半導体素子製造工程でホトンジストによる酸
化膜エツチング工程等があるためミラー仕上げ面
とすることが必要である。また、半導体基体１０
内が均一でしかも片側の高濃度不純物層１１が確
実に取り除けるように行なう。例えば容量比が弗
酸：硝酸：酢酸＝１：２：１の混酸エツチング液
を使用し液温15℃にて200秒間エツチングし、エ
ツチング量30μｍとする。 その後同図Ｄに示す如く、裏面の保護用ワツク
スをトリクレン処理にて除く。次に、同図Ｅに示
す如く、ミラーエツチングされた表面に第２酸化
膜１３を形成する。第２酸化膜１３は、例えば
1000℃のスチーム雰囲気中にて４時間に亘つて酸
化により形成しその膜厚は、10000〜11000Åとす
る。次に、第３図に示す如く、第１酸化膜１２、
高濃度不純物層１１及び第２酸化膜１３を形成し
た半導体基体１０を多数枚用意して、これを第１
酸化膜１２同士及び第２酸化膜１３同士が重なる
ように背合わせに突合わせてすき間ができないよ
うにガイド板１４で加圧しながら一体に固定して
スタツク１５を組立てる。ガイド板１４間には50
〜100枚の半導体基体１０を背合わせの状態で設
ける。次いで、このスタツク１５を1270℃の酸化
性雰囲気中に270時間設置し、高濃度不純物層１
１の拡散深さが190μｍに達するまでスタツク拡
散を施す。スタツク拡散後、背合せの状態で一体
に密着された半導体基体１０を弗酸液に浸漬し、
第１酸化膜１２及び第２酸化膜１３を溶解して除
去し、第２図Ｆに示す如く、表面がミラーエツチ
ング仕上げされた半導体基板１６を得る。 このようにこの半導体基板の製造方法によれ
ば、薄肉の半導体基体１０を用いて、表面がケミ
カルミラーエツチングで仕上げられた半導体基板
１６を容易に得ることができる。また、高濃度不
純物層１１の表面に第１酸化膜１２を片面エツチ
ング前に付けたことを、片面エツチング後にエツ
チングされた露出表面第２酸化膜１３を付けたこ
と、及び多数枚の半導体基体１０を第１酸化膜１
２と第２酸化膜１３で背合せにスタツクしてガイ
ド板１４で圧力を加えながら一体に密着せしめて
高濃度不純物層１１のスタツク拡散を行うように
したことにより、第４図に示す如く高濃度不純物
層１１中の不純物が外部拡散して半導体基体１０
中に高濃度不純物領域１６ａを形成するのを防止
することができる。さらに、高濃度不純物層１１
のスタツク拡散後に200μｍ以上片面を削り取る
必要がないため、ラツプイングを行なわずに30μ
ｍ程度の片面ケミカルエツチングによつてミラー
面を形成することができる。また、ケミカルエツ
チングによつてミラー面を形成できるので、従来
法の機械的表面仕上げに比べて破砕層及び歪み層
を減少させることができる。その結果、第５図に
示す如く、プレナー構造でＰ−Ｎ接合を形成する
不純物領域１７を表面から30〜40μｍと深い所に
形成して電極を設けた半導体装置１８を製造する
ことができる。この半導体基体１６のライフタイ
ムの分布は第６図Ｂに示す通りであり、同図Ａに
示す従来法により製造された半導体基板のライフ
タイムの分布図に比べて遥かに長いライフタイム
を有する。 尚、実施例ではNPN型の半導体基板に付いて
説明したが、勿論PNP型半導体基板に付いても
同様に適用できる。 以上説明した如く、本発明に係る半導体基板の
製造方法によれば、薄肉の半導体基体を用いてラ
イフタイムの長い半導体基板を容易に製造するこ
とができるものである。
第１図Ａ乃至同図Ｅは、従来の半導体基板の製
造工程図を示す説明図、第２図Ａ乃至同図Ｆは、
本発明の半導体基板の製造工程図を示す説明図、
第３図は、スタツク拡散の状態を示す説明図、第
４図は、N+拡散時の裏面からのN+不純物の飛出
しによるN-面での異状拡散を示す説明図、第５
図は、本発明にて製造された半導体基板を使用し
た半導体装置の断面図、第６図Ａは、従来法で製
造された半導体基板のライフタイムの分布図、第
６図Ｂは、本発明にて製造された半導体基板のラ
イフタイムの分布図を示す。 １０……半導体基体、１１……高濃度不純物
層、１２……第１酸化膜、１３……第２酸化膜、
１４……ガイド板、１６……半導体基板。
造工程図を示す説明図、第２図Ａ乃至同図Ｆは、
本発明の半導体基板の製造工程図を示す説明図、
第３図は、スタツク拡散の状態を示す説明図、第
４図は、N+拡散時の裏面からのN+不純物の飛出
しによるN-面での異状拡散を示す説明図、第５
図は、本発明にて製造された半導体基板を使用し
た半導体装置の断面図、第６図Ａは、従来法で製
造された半導体基板のライフタイムの分布図、第
６図Ｂは、本発明にて製造された半導体基板のラ
イフタイムの分布図を示す。 １０……半導体基体、１１……高濃度不純物
層、１２……第１酸化膜、１３……第２酸化膜、
１４……ガイド板、１６……半導体基板。
Claims (1)
- １ 少なくとも２枚の１導電型の半導体基体の
夫々の両面に同導電型の高濃度不純物層を形成す
る工程と、該高濃度不純物層の表面に第１酸化膜
を形成する工程と、片面側の前記高濃度不純物層
及び該第１酸化膜を化学エツチングにて除去しそ
の露出表面にミラーエツチング仕上げを施す工程
と、前記ミラーエツチング仕上げされた表面に第
２酸化膜を形成する工程と、一方の前記半導体基
体の該第１酸化膜と他方の前記半導体基体の該第
１酸化膜とを突合せた状態で、もしくは一方の前
記半導体基体の該第２酸化膜と他方の前記半導体
基体の該第２酸化膜とを突合せた状態で酸素雰囲
気中の加熱状態で前記半導体基体と同導電型の不
純物を導入して半導体内にスランピング層を形成
する工程と、他面の第１酸化膜を除去する工程と
を具備することを特徴とする半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55159935A JPS5784171A (en) | 1980-11-13 | 1980-11-13 | Manufacture of semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55159935A JPS5784171A (en) | 1980-11-13 | 1980-11-13 | Manufacture of semiconductor substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5784171A JPS5784171A (en) | 1982-05-26 |
| JPS641066B2 true JPS641066B2 (ja) | 1989-01-10 |
Family
ID=15704363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55159935A Granted JPS5784171A (en) | 1980-11-13 | 1980-11-13 | Manufacture of semiconductor substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5784171A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313921B2 (ja) * | 1971-09-23 | 1978-05-13 | ||
| JPS5123073A (en) * | 1974-08-21 | 1976-02-24 | Hitachi Ltd | Handotaisochino seizoho |
| JPS5941030B2 (ja) * | 1976-08-30 | 1984-10-04 | 株式会社東芝 | 水力発電所の出力制限装置 |
| JPS54119883A (en) * | 1978-03-10 | 1979-09-18 | Hitachi Ltd | Manufacture for semiconductor device |
-
1980
- 1980-11-13 JP JP55159935A patent/JPS5784171A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5784171A (en) | 1982-05-26 |
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