JPH0235547A - スタテイツクｒａｍブロツク試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 潜在する障害の検出を行うことができるスタティックＲ
ＡＭブロック試験方式に関し、全メモリを常時アクセス
することができるとともに、システムの処理能力を低下
させない、スタティックＲＡＭブロックの試験方式を提
供することを目的とし、 スタティックＲＡＭブロックを備えバスからのアクセス
に応じてデータの書き込み、読み出しを行うシステムに
おいて、該スタティックＲＡＭブロックのデータを読み
出すアドレスを発生するアドレス発生手段と、バスから
のアクセスの有無に応じて前記バスのアドレスとアドレ
ス発生手段のアドレスを切り替えてスタティックＲＡＭ
ブロックに供給するセレクタとを備え、バスからの非ア
クセス時前記アドレス発生手段のアドレスによってスタ
ティックＲＡＭフ゛ロフクのデータをｊ充み出してチェ
ックするとともに、バスからのアクセス時該データの読
み出し、チェック動作を中断しアクセス終了後に該動作
を再開することで構成する。

〔産業上の利用分野〕

本発明はスタティックＲＡＭ　（ランダムアクセスメモ
リ）ブロックの試験方式に係り、特にスタティックＲＡ
Ｍにおける潜在する障害の検出を行うことができるスタ
ティックＲＡＭブロック試験方式に関するものである。

情報処理装置においてはシステムの処理能力を向上させ
るため、メモリのアクセス速度の速いスタティックＲＡ
Ｍを採用し、特に大容量のものを用いることが多いが、
大容量のスタティックＲＡＭにおいては、その全アドレ
スを常時使用していないため、稀にしかアクセスしない
アドレスが存在する。このようなアドレスのデータが障
害によって破壊されている場合、長期に亙って障害の存
在が検出されずに潜在化し、システムの切り替え等の非
常時に検出されて重大な影響を及ぼす可能性が大きい。

そこでスタティックＲＡＭブロックにおける潜在する障
害の検出を、システムの処理能力を圧迫することなく行
うことができるようにすることが要望される。

〔従来の技術〕

従来、このようなスタティックＲＡＭにおける潜在する
障害の検出は、全アドレスを空読みするメモリパトロー
ルプログラムを、プロセッサの処理の合間に実行するこ
とによって行われている。

すなわちこの場合は、全アドレスを読み出すことができ
る特別なプログラムを予め用窓しておき、プロセッサ側
からスタティックＲＡＭブロックにアクセスして、すべ
てのアドレスを順次読み出してチェックすることによっ
て、潜在する障害の検出を行うようにする。

（発明が解決しようとする課題〕 しかしながら上述のような方法は、 ■　スタティックＲＡＭにおける潜在する障害の検出の
ための特別なプログラムを必要とする。

■　プロセッサの処理の合間にメモリパトロールを行う
ため、その周期が長くなり稼働率の大きいシステムの場
合は実行される機会が少なくなる。

■　メモリパトロール実行中は、システムの処理能力が
低下する。

等の問題を有するものであった。

本発明はこのような従来技術の課題を解決しようとする
ものであって、スタティックＲＡＭを使用するシステム
において、全メモリを常時アクセスすることができると
ともに、システムの処理能力を低下させない、スタティ
ックＲＡＭブロックの試験方式を提供することを目的と
している。

（Ｘ！Ｉ！ａを解決するための手段〕 本発明は第１図の実施例に示すように、スタテイ、りＲ
ＡＭブロック１を備えバスからのアクセスに応じてデー
タの書き込み、読み出しを行うシステムにおいて、アド
レス発生手段８と、セレクタ３とを備え、バスからの非
アクセス時アドレス発生手段８のアドレスによってスタ
ティックＲＡＭブロック１のデータを読み出してチェッ
クするとともに、ハ゛スからのアクセス時データの読み
出し、チェック動作を中断しアクセス終了後にこの動作
を再開するようにしたものである。ここで、アドレス発
生手段８は、スタティックＲＡＭブロック１のデータを
読み出すアドレスを発生ずるものである。また、 セレクタ３は、バスからのアクセスの有無に応じてバス
のアドレスとアドレス発生手段８のアドレスを切り替え
てスタティックＲＡＭブロック１に供給するものである
。

〔作　用〕

本発明においては、スタティックＲＡＭブロックに対し
て非アクセス時にデータを読み出してその内容をチェッ
クする回路を付加する。

そしてデータのチェックが終了すると７ドレスを更新さ
せる機能と、アクセス開始からデータのチェック終了ま
での間に外部からスタティックＲＡＭブロックに対して
アクセスがあった場合、データのチェックのプロセスを
中断し、非アクセス時に同一プロセスを最初から再開す
る機能を有する。

従って本発明によれば、 ■　メモリデータのチェック機能により、メモリのパト
ロールを常時ハードウェアで実施するので、障害の潜在
化を防止できる。

■　外部からのアクセス時データのチェックを中断して
非アクセス時再開するので、チェック機能の存在による
アクセス速度の低下を防止できる。

〔実施例〕

第１図は本発明の一実施例のブロック構成を示したもの
であって、１はスタティックＲＡＭブロック、２はシス
テムのアドレスバス、３はセレクタ、４はシステムのデ
ータバス、５はバッファ、６はパリティジェネレータ、
７はパリティチエフカ、８はチェックアドレスカウンタ
、９はタイミングコントロール回路である。

また第２図は第１図の構成における各部動作を示すタイ
ムチャートであって、（ａｌはメモリ非アクセス時にお
けるチェックサイクルを示し、（ｂｌはチェックサイク
ル中にメモリアクセスがあった場合の読み出し側の動作
を示したものである。

システムがバスを介してスタティックＲＡＭブロック１
にアクセスしていない状態では、第２図ｆａｌに示すよ
うにメモリブロックセレクト信号ＭＳはＨ（ハイレベル
）に保たれ、これによってセレクタ３はＢ側すなわちチ
ェックアドレスカウンタ８の側に切り替えられている。

チェックアドレスカウンタ８はタイミングコントロール
回路９からのアドレス更新信号ＡＮのしくローレベル）
からＨへの立ち上がり時、スタティックＲＡＭブロック
１に与えるアドレスを更新する。スタティックＲＡＭブ
ロック１におけるアドレスが確定して読み出しデータが
確定したのち、パリティチエフカ７において読み出しデ
ータのチェックが行われ、チェック結果が確定したとき
タイミングコントロール回路９からのチェック有効信号
ＣＷがＨになって、パリティチェック結果はこのエラー
有効ウィンドウの間に読み出され、パリティエラー発生
信号として外部へ通知される。

エラー有効ウィンドウの終了時再びアドレス更新信号Ａ
ＮがＬとなってアドレスの更新が行われ、このような１
周期のメモリチェックを繰り返すことによって、スタテ
ィックＲＡＭブロック１の全アドレスのデータがチェッ
クされる。

システムがバスを介してスタティックＲＡＭプロ・７り
ｌにアクセスする場合には、第２図山）に示すようにメ
モリアクセスが優先されてスタティックＲＡＭブロック
１に対するメモリ読み出しチェックは即時中断される。

すなわちメモリブロックセレクト信号ＭＳがＬになるこ
とによってセレクタ３はＡ側すなわちアドレスバス２の
側に切り替えられ、これによってバスがデータの書き込
み。

読み出しを行う動作に応じて、アドレスバス２からのア
ドレス指定に応じて、データの書き込みまたは読み出し
が行われる。

データバス４のデータはバッファ５からパリティジェネ
レータ６を経てパリティを付加されて、スタティックＲ
ＡＭブロックｌの指定アドレスに書き込まれ、またスタ
ティックＲＡＭプロ・ツク１のデータはパリティチエッ
カ７を経てパリテイチエ、りを行われて、バッファ５を
介してデータバス４に読み出される。パリティチエフカ
７におけるパリティチェック結果はチェック有効信号Ｃ
ＷがＨのとき読み出されて、パリティエラー発生信号と
して外部に通知される。

スタテイ・／りＲＡＭブロック１に対するバスのアクセ
スが終了すると、メモリブロックセレクト信号ＭＳがＨ
に戻り、セレクタ３はＢ側すなわちチェックアドレスカ
ウンタ８の側に切り替えられて、１周期のメモリチェッ
クが再開される。

第３図は第１図の構成におけるタイミングコントロール
回路のシーケンスフローを示したものである。

システムのリセット時または電源立ち上げ等のスタート
時、メモリブロックセレクト信号ＭＳがＨすなわちメモ
リチェック状態の場合は、チェック有効信号ＣＷがＬに
なりアドレス更新信号ＭＳがＨになったとき、タイミン
グコントロール回路９において時間ｔｌが取得される。

ここで時間ｔ１は、チェックアドレスカウンタ８へのア
ドレス更新信号ＡＮが終了してからパリティチエッカ７
におけるパリティチェックの結果が確定するまでの時間
である。

次にチェック有効信号がＨになったとき、タイミングコ
ントロール回路９において時間ｔ２が取得される。ここ
で時間Ｌ２は、パリティエラーが発生したことを外部が
認識するに足る時間である。

次にエラー有効ウィンドウが終了してチェック有効信号
ＣＷがＬとなりさらにアドレス更新信号ＡＮがＬとなっ
たとき、タイミングコントロール回路９において時間ｔ
３が取得される。ここで時間【３は、チェソクアドレス
カウンク８がカウンタ値を更新することを認識するに足
る時間である。

これによって１周期のデータチェックが終了し、次にア
ドレス更新信号ＡＮがＨになることによって、次の１周
期のデータチェックが開始される。

メモリチェック中にシステムがバスを介してスタティッ
クＲＡＭブロック１にアクセスしたときは、時間ｔ１．
ｔ２．ｔ３のいずれの経過中であっても、メモリブロッ
クセレクト信号ＭＳがＬになった時点でメモリチェック
は中断されて、システムのメモリアクセス状態に遷移す
る。

メモリアクセス状態においてチェック有効信号ＣＷがＬ
になりアドレス更新信号ＡＮがＨになったとき、タイミ
ングコントロール回路９において時間ｔ４が取得される
。ここで時間ｔ４はメモリブロックセレクト信号ＭＳが
切り替わってからパリティチェックの結果が確定するま
での時間である。そしてチェック有効信号ＣＷがＨにな
ったときパリティチェック結果がパリティエラー発生信
号として出力される。

この場合は、時間ｔ４の経過中またはメモリアクセス動
作終了後においでメモリブロックセレクト信号ＭＳがＨ
になった時点で、メモリチェック状態に遷移する。

〔発明の効果〕

以上説明したように本発明によれば、スタティックＲＡ
Ｍを使用するシステムにおいて、スタティックＲＡＭブ
ロックの非アクセス時常時全メモリの読み出しチェック
が行われるので、メモリの障害の潜在化を確実に防止す
ることができる。

またメモリチエ’７りの処理にシステムが関与しないた
め、システムの使用効率を向上することができる。

さらにバスのアクセスを優先的に処理するため、システ
ムによるメモリアクセス速度の低下を招くことがない。

第３図は第１図の構成におけるタイミングコントロール
回路のシーケンスフローを示す図である。

ｌ゛−・スタティックＲＡＭブロック ２・〜アドレスバス ３・・−セレクタ ４・−データバス ５・・・バッファ ６−パリティジェネレータ ７−パリティチエッカ ８−・チェックアトルスカウンタ ９・・−タイミングコントロール回路

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、 第２図は第１図の構成における各部動作を示すタイミン
グチャート、

Claims (1)

1. 【特許請求の範囲】 スタティックＲＡＭブロック（１）を備えバスからのア
   クセスに応じてデータの書き込み、読み出しを行うシス
   テムにおいて、 該スタティックＲＡＭブロック（１）のデータを読み出
   すアドレスを発生するアドレス発生手段（８）と、バス
   からのアクセスの有無に応じて前記バスのアドレスとア
   ドレス発生手段（８）のアドレスを切り替えてスタティ
   ックＲＡＭブロック（１）に供給するセレクタ（３）と
   を備え、 バスからの非アクセス時前記アドレス発生手段（８）の
   アドレスによってスタティックＲＡＭブロック（１）の
   データを読み出してチェックするとともに、バスからの
   アクセス時該データの読み出し、チェック動作を中断し
   アクセス終了後に該動作を再開することを特徴とするス
   タティックＲＡＭブロック試験方式。