JPH0235603A - 記録タイミング補正方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル磁気記録装置において記録され之デ
ータを再生する際に発生するタイミングのずれを補正す
る記録タイミング補正方法に関するものである。

〔従来の技術〕

磁気ディスク装置などのディジタル磁気記録装置の磁気
媒体における高密度記録を達成するための記録方式とし
てはデータビット列をビット“１”と次のビット“１′
の間に最小ｄ個（ｄは自然数）最大に個（ｋはｄ＋１以
上の整数）のビット“０″が含まれる符号ビット列に変
換するセルフクロック可能なＮＲＺ工変調による記録方
式がある。

この方式は一般的に（ａ、ｋ）ランレングスリミテッド
符号化方式（以下ＲＬＬコードと略す）と呼ばれており
、具体的には（２，７）ＲＬＬコード（１，７）ＲＬＬ
コードが良（知られている。

しかしこの記録方式を用いても、記録密度が高まるとビ
ット間の干渉により生じるパターンピークシフトが問題
となる。例えば第４図（ａ）Ｋ示し念記録電流で記録を
行った場合の再生信号は、第４図（ｂ）に示した記録電
流で記録を行った場合の再生信号である。第４図（Ｃ）
に示し比信号と、第４図（（１）に示し念記録電流で記
録を行つ之場合の再生信号である第４図（ｅ）に示し比
信号の重畳によシ得られる第４図（ｆ）に示し比信号と
なることが知られている。第４図ｆａｌＫ示し比記録電
流の反転位置と第４図（ｆｌに示した再生信号のピーク
位置は第４図中ＫＰＳＩおよびＰＥ１２で示し比量だけ
のずれが生じる。

この現象がパターンピークシフトと呼ばれ、再生信号か
らビット列に復帰する際にデータ誤りを起こす原因とな
る。

このパターンピークシフトの対策として、第４図（ｇ）
　Ｋ示し友ように予め記録電流の反転位置をパターンピ
ークシフトの方向と反対の方向にずらして記録を行うと
いう方法が行われている。

このときの再生信号を第４図（ｈｌに示す。第４図（ｈ
）Ｋ示した再生信号のピーク位置は所定の位置に補正さ
れている。この方法は記録タイミング補正と呼ばれる。

ＲＬＬコードを用いた記録方式に対する記録タイミング
補正の従来例としては特開昭５９−γ７１ｉ　０７．特
開昭６０−４７２１３等が存在する。

第５図は公開特許公報昭５９−７７６０７に記載されて
いる従来の記録タイミング補正方式の回路閃、第６図は
その動作説明図である。ｆｉｌはＤタイプフリップフロ
ップ（以下「Ｄ−ＦＦＪと呼ぶ）ａＯ〜ａ！Ｊから成る
シフトレジスタ、（２）はアンド回路ｌ２Ｉｌ−■およ
びオア回路＠、＠から成るパターン識別回路、（３）は
遅延回路０１１−（＊、　　ＦＦ（ロ）〜（９）および
オア回路（至）から成るタイミング補正回路である。

（４）はクロック信号入力、（５）はデータ語をビット
“１″と次のビット“１′の間に少なくとも２個のビッ
ト“０″が存在する符号語に変換する符号化回路（図示
せず）より送られる符号ビット列入力、Ｃ６）は（４）
より位相の遅れ友クロック信号入力である。（７）は補
正後データ出力である。次ＩＣ＠作について説明する。

符号ピッド列（６）はＤ−ＦＦＨにクロック（４）のタ
イミングでセットされ、順次Ｄ−ＦＦ（ＩＩからＤ−Ｆ
’Ｆ（ｌυへ転送される。一方クロック（６）を遅延回
路ｃａｎ〜（至）を通すことにより位相の順次遅れ几ク
ロック（６ａ）　、　（６ｂ）　、　（６ｃ）　　を得
る。Ｄ−ＦＦＱ５およびＩＦν０９が“１″でＦＦが“
０”の場合（１０１０１０００！　）アント回路１２＋
１７７）ａＳ力はクロック１６１のタイミングでＤ−７
１［有］Ｋセットされる。ｖ−ＦＦａｎ、　（１９，お
よびへ１が１′の場合（ｎｏ（ＮＯＯｎ）アンド回路０
０出力がＤ−ＦＦ（１４９が１″、　　Ｄ−ＩＦｔ１２
．６１およびａ’ｔが“１”の場合（ＸＯＯＯｌｏｏＯ
Ｏ）アンド回路（至）の出力がオア回路＠を通して、ク
ロック（６ａ）のタイミングでＦＦ（至）にセットされ
る。Ｄ−ＦＦｆｉ３．Ｑ！９およびａＳが“曾”の場合
（ｏｔｏｏｔｏｏｔｏ）アンド回路［有］の出力が、Ｄ
−ＩｒＯ２およびα傷が１”　　Ｄ−ＦＦ’ＱＩＩおよ
びａＸ５が“０″の場合（ｏｏｏｏｔｏｏｏｔ）アンド
回路の出力がオア回路（至）を通してクロック（６ｂ〕
　　のタイミングでＤ−ＰＩＦ（３りにセットされる。

Ｄ−ＦＩＦ（１！９および０ｓが“１”、Ｄ−ＦＦｇ３
が”０″の場合（ＸＯＯＯｌｏｏＩＯ）アンド回路翰の
出力はクロック（６Ｃ）のタイミングでＤ−ＦＦ＠にセ
ットされる。前記［有］〜＠にセソトされたデータはオ
ア回路（至）により論理されて出力（７）を得る。

つまり、この回路では符号ビット列が（ｔｏｏｔｏｏｏ
ｘ）の場合は早いタイミングで、符号ビット列が（１０
００１０００１）および（ＸＯＯＯｌｏｏＯＯ）の場合
は基準タイミングで、符号ビット列が（０１００１００
１０）および符号ビット列が（００００１０００１）の
場合は遅いタイミングで、符号ビット列が（ｘｏｏｏｔ
ｏｏｔＯ）の場合は非常に遅いタイミングで前記符号ビ
ット列中のアンダーラインを付したビット“１”が記録
される。

また第７図は特開昭６０−４７２１３に記載されている
従来の記録タイミング補正方式のブロック図、第８図は
そのシフトレジスタの状態と補正量の関係を示した図で
ある。第１図において、（１）は１５ビツトのシフトレ
ジスタ２（３）は遅延回路（３０１）〜（５１０）　、
アンド回路（３１１）〜（３２１）およびオア回路（３
２２）から成るタイミング補正回路である。（４）はク
ロック信号入力、（５）はデータ語を（２，７）ＲＬＬ
コードに変換する符号化回路（図示せず）より送られる
符号ビット列入力、【７）け補正後データ出力、　　（
１０１）〜（１０５）、　（１０８）　および（Ｎ１）
〜（１１５）はシフトレジスタｆ１＋の第１ビツトから
第５ビツト、第８ビツト、および第１１ビツトから第１
５ビツトの出力である。

次に動作について説明する。シフトレジスタｆｌｌは符
号ビット列（５）をクロック（４）のタイミングで第１
５ビツトから第１ビツトに向けて順次シフトさせる。シ
フトレジスタｆｌ）の第８ビツトの出力（１０８）は遅
延回路（５０１）〜（３１０）によりタイミングを遅ら
される。ここで遅延回路（３０１）〜（３１０）の遅延
時間Ｔ３０ｊ　′Ｔ！５１０は Ｔｓｏｌ〈Ｔｓｏ２＜Ｔｓａｓ＜Ｔｓｏ４＜Ｔ５ｏｓ＜
Ｔｓｏ６＜Ｔｓｏｙ＜Ｔｓｏａ＜Ｔｓａｑ＜Ｔｓ　１゜ き設定されている。アンド回路（３１１）〜（５２１）
およびオア回路（３２２）　Ｋより、シフトレジスタｌ
）の第８ビツトの前方および後方に続（ビット“０′の
数に応じて、シフトレジスタ（１１の第８ビツトの出力
（１０８）および遅延回路（３０１）〜（５１０）の出
力の中の一つが選択されて補正後データ出力（７）が得
られる。この記録タイミング補正方式では、符号ビット
列中のビット″１”の前方′！念は後方の一方へ（ｄ＋
１）ビット目が“１”、他方へ（ｄ＋ｎ　）ビットが０
″で（ｄ＋ｎ＋１　）ビット目が“ＩＮの場合、ｎＶＣ
応じて補正量を変える。符号ビット列のパターンと補正
量の関係の例が第８図である。

第５図における補正８Ｅ１〜Ｅ５．Ｎ、Ｄ１〜Ｄ５は。

遅延回路（３０５）の出力が基準タイミングＮでありＮ
Ｋ対して に５＝　０−７５Ｑ５ ”４＝Ｔ５０１−ＴＥ０１ ？’３”’Ｔ５０２−Ｔ３０５ ”２”ＴＥ０１−Ｔｉ２Ｏ３ ””Ｔ５０４　ＴＥ０１ Ｄ１″”Ｔ５０６−ＴＥ１０５ Ｄ２：Ｔ　５０７−Ｔ　５０５ Ｄ！Ｉ：ＴＭ０１−Ｔｓｏｓ Ｄ４″Ｔ５０９−ＴＥ０１ Ｄ５＝Ｔ５１０−Ｔｓ０５ だけ記録タイミングをずらしたことを示す。

以上のように従来のＲＬＬコードを用いた記録方式に対
する記録タイミング補正方式では、符号ビット列中の記
録を行おうとするビット“１″の前および後ろに続く“
０″の数に応じて補正量を変え、前記記録を行おうとす
るビット″！”の記録タイミングを補正して記録を行っ
ていた。

〔発明が解決しようとする課題〕

ところが記録密度が高まると、従来の記録タイミング補
正方式では適切な補正が行えなくなるという問題があつ
九。ｄ＝ｊであるＲ１．Ｉ、コードを用いた記録方式の
場合を例にあげて説明する。第９図（１）は符号ビット
列の例、（ｊ）は（工）に対応した記録電流、（ｋ）は
（１）と対応した再生信号である。を九（Ｊ）は（１）
と異なる符号ビット列の例（ｍ＋は（りと対応し念記録
電流、（ｍ）は（ｊ）と対応した再生信号である。

（１）に示し元符号ビット列中のアンダーラインを付し
たビット“１”と１／）に示し元符号ビット列中のアン
ダーラインを付したビット“１”は共にビット″′０＃
が前方に１個、後方へ１個続いている。

この場合従来の記録タイミング補正方式では上記ｆｉｇ
、　［ｌｌの各場合に対し同一の補正量で補正される。

ところが、（１）に示した符号ビット列中のアンダーラ
インを付したビット“１”はその後方に０００００００
１０″というビット列が続くのに対し、（ｊ）に示した
符号ビット列中のアンダーラインを付したビット“１′
はその後方に０００００１０１０”というビット列が続
いている。この九め、再生信号は一般に該当する特定ビ
ットの再生信号の前又は後の数ビットの信号の影響を受
は例えば、（ｋ）および（ｎ）　において符号ビット列
中のアンダーラインを付したビット“１″に対応するビ
ークに生じるパターンピークシフトｐｓ３とＰＳ４は等
しくならない。よって従来の記録タイミング補正方式つ
まり、同一の補正量による補正では適切な補正を行うこ
とができないという問題があつ友。

この発明は上記の問題を解決するためのものであらゆる
符号ビット列に対して適切な記録タイミング補正方法を
得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る記録タイミング補正方式は（ｄ。

ｋ）ＲＬＬコードを用いた記録方式において、符号ビッ
ト列中の記録を行おうとするビット“１”の前方（ｄ＋
１）ビット目から（ｃｌ＋１＋ｍｆ）ビット目（ｍｆ　
は（１＋１以上の整数）までの区間又は後方（ｄ＋１）
ビット目から（ａ　＋１＋ｍｒ）ビット目（ｍｒけｄ＋
１以上の整数）までの区間におけるビット“０″とビッ
ト“１”の出現のし方を識別する機能と前記の２区間に
おけるビット″′ａ″とビット”１″の出現のし方に応
じて複数の補正量から１つを選択する機能を備えたもの
である。

ある。

〔作用〕

この発明における記録タイミング補正方式は。

符号ビット列中の記録を特徴とする特定のビット“１”
の前方（ｄ＋１）ビット目から（ｄ＋１＋　ｍｒ）ビッ
ト目までの区間又は後方（ｄ＋１）ビット目から（ａ−
４−１＋ｍｒ）ビット目までの区間のビット“０″およ
びビット“１″の出現のし方を識別し、Ｒ別され念前記
区間におけるビット“０”およびビット”１”の出現の
し方に応じて補正量を選択することにより、あらゆる符
号ビット列に対して適切な記録タイミング補正量を選択
することができる。

〔発明の実施例〕

次に、この発明を（１，７）ＲＬＬコードを用い念紀録
方式に対して適用した場合で、かつ特定ビットの前後の
２番目から６番目までのビットに基きビットパターンを
識別する例（ｍｒ＝　ｍｆ＝　４）の実施例を図を用い
て説明する。

第１図は本発明の一実施例である記録タイミング補正方
式の回路図、第２図はその動作説明図である。第１図に
おいて（１）はＤタイプフリップフロップ（以後Ｄ−Ｆ
Ｆと呼ぶ）　（１０１）〜（１１５）から成る１３ビツ
トのシフトレジスタ、（２）はアンド回路（２０１）〜
（２２０）　、　セット・リセットフリップフロップ（
以後ＢＲ−ＩＩＦと呼ぶ）　（２２１）〜（２５０）お
よびリードオンメモリ（以後ＲＯＭと呼ぶ）（２！５１
　）から成るパターン識別回路、（３）はインバータ回
路（５３１）楓５３４）　、　　Ｄ−ＩＰＦ（３３５）
、遅延回路（以後ＤＬと呼ぶ）　（３５６）〜（３３９
）　、アンド回路（３４０）〜（５４４）およびオア回
路（５４５）から成るタイミング補正回路である。（４
）はクロック信号、（５）は（１，７）ＲＬＬ符号ビッ
ト列入力、（７）は補正後データｗカである。また、　
　（２３１ａ）　〜（２３１ｃ）はＲＯＭ　（２３１）
の出力である。

（５）に入力され友符号ビット列はクロック（４）のタ
イミングでＤ−ＰＩＰ（１［）からＤ　−Ｆ’　？　（
１０１）へ順次転送される。Ｄ　−Ｆ　Ｐ　（１０１）
〜（１０５）および（１０９）〜（１１５）の正出力は
アンド回路（２０１）　。

（２０５）　、　（２０５）　、　（２０７）　、　（
２０９）　、　（２１１）、　（２１３）　。

（２１５）　、　（２１７）　および（２１９）Ｉｃよ
りＤ　−ＩＰ　Ｆ　（１０７）の正出力との論理積がと
られ１日Ｒ−ＦＦ’（２２１）〜（２５０）のセットａ
子に入力される。またＤ−Ｆ　Ｆ　（１０１）〜（１０
５）および（１０９）〜（１１３）の負出力はアンド回
路（２０２）　、　（２０４）　、　（２０６）　、　
（２０８）　。

（２１０）　、　（２１２）　、　（２４４）　、　（
２１６）　、　（２１Ｂ）　、　（２２０）によりＤ　
−ＩＰ　？　（１０７）の正出力との論理積がとられＥ
Ｉ　Ｒ−Ｆ　Ｆ　（２２１）〜（２３０）のリセット端
子に入力される。よって、補正の対象となるビットに対
応するＤ　−Ｐ　ＩＦ　（１０７）にビット″ｔ″がセ
ットされると、その時のＤ　−Ｆ　ＩＰ　（１０１）〜
（１０５）および（１０９）　〜（１１３）　ｔＤ堕が
Ｂ　Ｒ−Ｆ　Ｆ　（２２１）　〜（２３０）Ｋ−ｉ！７
）す：ｈ、　　Ｄ−ＰＩＦ（１０７）Ｋ次のビット“１
″がセットされるまでＲＲ−Ｆ　ＩＦ　（２２１）〜（
２５０）にセットされ几１直は保持される。Ｓ　Ｒ−Ｆ
　Ｆ　（２２１）〜（２！１０）の正出力はＲＯＭ　（
：＞５１）にアクセスすべきアドレスつまりパターンと
して入力される。

ＲＯＭ　（２３１）　Ｋは第３図に示されるように予め
各アドレスに記録補正書に相当する情報“０”“１″、
２”、１４″　″８″のいずれかを書込んでおく。第３
図中、　　８１〜Ｎ５は０．　１．　２゜４．８のうち
いずれかの値である。ここで“０”は基準となるタイミ
ングで　ｍ、″は非常に早いタイミングで、０２″は早
いタイミングで″４″は遅いタイミングで、“８”は非
常に遅いタイミングで記録することを意味するものとす
る。よって、　　Ｄ−ＰＦ（１０７）Ｋビット″１”が
セットされると、　Ｄ　−Ｆ　ＩＦ　（１０１）〜（１
０５）および（１０９）〜（１１３）の値に応じて２選
択すべき記録タイミングを示す信号がＲＯＭ　（２５４
）の出力（２３１ａ）〜（２３１（１）としてｗカされ
る。ＲＯＭ　（２３１）の出力（２３１ａ）〜（２３１
ｄ）はＤ−ＩＰＦ（１０７）に次のビット“１”がセッ
トされるまで保持される。

−）５Ｄ−ＩＰ　Ｆ　（１０７）の正出力はＤ　−ｐ　
Ｆ　（５５５）によりクロック（４）の１／２周期タイ
ミングを遅らせられる。Ｄ　−Ｆ　Ｆ　（３３５）の正
出力は遅延量の異なるＤ　Ｌ　（３３６）〜（３５９）
に入力され更にタイミングを遅らせられる。Ｄ　ｒ、　
Ｃ，５５６）〜（３５９）の遅延量をそれぞれＴ５ｓ６
．　Ｔ５ｓｙ　、〒５３８　、　Ｔ５５９　　とすると
ＴＥ１０１　＜　ＴＭ０１　＜　ＴＭ０１　＜　Ｔｓｓ
ｐであるとする。故ＫＤ−ＰＦ（３３５）の出力が非常
に早いタイミング、　　Ｄ　Ｉ、　（５５６）の出力が
早いタイミング、ＤＬ（５３７）が基準タイミング、　
　Ｄ　Ｌ　（５３８）が遅いタイミング、　　Ｄ　Ｌ　
（５３９）が非常に遅いタイミングとなる。インバータ
回路（５５１）〜（５５４）　。

アンド回路（５４０）〜Ｃ，５４４）およびオア回路（
３４５）ＫよりＲＯＭ　（２３１）の出力（２３１ａ）
　〜（２３１ｄ）　Ｋ応じて前記１種類のタイミングの
うちの１つが選択されて、補正後データ（７）として出
力される。

第２図を用いてもう少し詳しく動作について説明する。

第２図は１３ビツトで一単位の情報が２５クロック分の
期間に亘ってシフトされてゆく状態を示しており、００
０００００１０１０１０００００００１０１０００００
００１″という符号ビット列が入力された場合の第１図
に示した回路の動作を説明している。従来の記録タイミ
ング補正方式ではこのアングーラインヲ付した２つのビ
ット“１″（以下の記載では第３のビット０１″と第５
のビット“１″）は同じ補正量で補正される。まｆｐ、
　　ＲＯＭ　（２３１）には前述のとおり予め例えば“
０００００１０００００″番地に８”　　”０００００
１０１００″番地ＶＣ１１４１”’００００１００００
０’番地に″１′″００００１１００００″番地に″Ｏ
１′、″００１０１０００００″番地に″２″が書込ま
れているものさする。上記の入力され九符号ビット列は
クロック（４）のタイミングでシフトレジスタ（１）の
中をＤ　−Ｆ　Ｆ　（１１５）　カらＩ）　−Ｆ　Ｆ’
　（１０１）へ順次転送される。Ｄ−ＦＦ（１０７）　
Ｋビット“１”がセットされ九時、　　Ｄ　−Ｆ　Ｆ　
（１０１）〜（１０５）および（ｔｏ？）〜（１１３）
の値が８Ｒ−ＰＩＰ（２２１）　〜（２３０）Ｉ／ｃセ
ットされる。８Ｒ−Ｆ　ＴＰ　（２２１）〜（２５０）
　Ｋセットされ比値けＤ−ＩＦ　Ｆ　（１０７）　Ｋ次
のビット“１″がセットされるまで保持される。つまり
、前記入力符号ビット列の第１のビット″１”がＤ　−
Ｆ　１Ｆ　（１０７）　Ｋセットされると、　　ＳＲ−
！ＰＦ（２２１）　〜（２３０）Ｋはそれぞれ０″、“
ｏ”　　”ｏ”　　ｏ”　　’Ｏ”　　”１””Ｏｌ′
　“１″　１０”０″がセットされ。

Ｄ　−Ｆ　ＩＦ　（１０７）　Ｋ第２のビット“１”が
セットされるまで保持される。同様にＤ　−’Ｆ　？　
（１０７）に第２のビット″“１”がセットされるとＥ
ＩＦｔ−Ｆｌ（２２１）〜（２３０）Ｉｃはそれぞれ“
０″　“０″″Ｏｎ　ＯＩＩ　　ｌ″１”　　”１”　
　０”０”“０”　”０″がセットされ、　　Ｄ−１１
ＦＩＰ（１０７）Ｋ第３のビット“１”がセットされる
と５Ｒ−ＦＩＰ（２２１）〜（２３０）　Ｋはそれぞれ
′０′　“０”“１”０”“１”　“０″　“０”０” Ｏ″、“Ｏｎがセントされ、　　Ｄ−ＦＦ（１０７）に
第４のビット″１′がセットされると５Ｒ−Ｆ”Ｆ’（
２２１″）Ｓ−（２５０）　　にはそれぞれＯＮ　０”
Ｏ′　０″　０″　１′　０“０” １０″　０”がセットされ、またＤ　−Ｆ　Ｆ　（ｊ０
７）に第５のビット″１”がセットされると５Ｒ−Ｆ　
Ｆ’　（２２１）　〜（２３０）　Ｋはそれぞれ“０″
　０″“０”　ＯＮ　“ｌ”　　”０″　“０″θ″“
０”、０″がセットされる。Ｓ　Ｒ−Ｆ　ｐ　（２２１
）〜（２５０）の出力はＲＯＭ　（２３１）にアクセス
すべき番地として入力される。ＲＯＭ　（２３０は入力
されたアドレスの内容を（２３１ａ）〜（２３１ｄ）と
して出力する。つまりＤ　−Ｆ　Ｆ　（１０７）に第１
のビット“１”がセットされるとＲＯＭ　（２３１）の
″０００００１０１００’番地がアクセスされ、その内
容“４”が（２５１ａ）　＝“０　”＋　　（２５１ｂ
）＝“０　”　、　（２３１ｃ）　＝“１”、　（２５
１ｄ）＝“０′として出力され、この（直はＤ　−Ｆ　
Ｆ　（１０７）に第２のビット“１”がセントされるま
で保持される。同様にＤ−ＦＦ（ｊ０７）に第２のビッ
ト“１′がセントされるとＲＯＭ　（２５１）の０００
０１１００００”番地がアクセスされ、その内容“０″
が（２３１ａ）二“０”、　　（２３１ｂ）　＝“Ｏ”
、　（２＋１ｃ）＝”　Ｏ”（２３１ｄ）　＝“ｏ”　
　として出力される。Ｄ−ＦＦ（１０７）に？１Ｃ３０
ビット“１′がセットされるとＲＯＭ　（２３＋）Ｏ’
″００１０１０００００’番地がアクセスされその内容
１２′が（２３１ａ）　＝“０′（２３１ｂ）　＝“１
”、　（２３１ｃ）　＝“Ｑ　”　、　（２＋１ｄ）　
＝″０”が出力される。Ｄ−’ＩＰ　Ｆ　（１０７）　
Ｋ第４のビット“１”がセントされるとＲＯＭ　（２３
４）の“ｏｏｏｏｏｔｏｏｏｏｏ”番地がアクセスされ
、その内容″８″が（２５１ａ）＝″０　”　、　（２
３４に＋）　＝″０”（２５１ｃ）　＝“Ｏ”　、　（
２５１（１）　＝＝“１”　として出力される。

ま九Ｄ　−Ｆ　Ｆ　（１０７）に第５のビット“１”が
セフ）されるとＲＯＭ　（２３１）　Ｏｎ”ＱＯＯＱｌ
ｏｏｏｏＤ”　　番地がアクセスされその内容“１′が
（２３１ａ）　＝“１”　（２３１ｂ）　＝“０”″、
　（２５１Ｃ）　＝“０　”　、　（２３１ａ）；“０
′として出力される。

一方Ｄ　−Ｆ　Ｆ　（１０７）の出力はＤ　−Ｆ　Ｆ　
（？１３５）によりクロック（４）の半周期遅らされる
。Ｄ−ＦＦ（３３５）の出力は遅延量の異る４個の遅延
回路（５５６）−（３３９）　　により更に遅らされる
。インバータ回路（３３１）〜（３３４）、　　アンド
回路（３４０）〜（３４りおよびオア回路（３４５）　
ＫよりＲＯＭ　（２３１）の出力（２３１ａ）〜（２３
１ｄ）　　Ｋ応じて、　　Ｄ−ＦＦ（５３５）および遅
延回路（！１５６）〜（３５９）の出力のうち１つが選
択され補正後データ（７）が得られ、記録が行われる。

つまり遅延回路（３３７）の出力を基準タイミング、　
　Ｄ　−Ｆ　Ｆ　Ｃ５５５）の出力を非常に早いタイミ
ング、遅延回路（５５６）のタイミングを早いタイミン
グ、遅延回路（５３８）のタイミングを遅いタイミング
、＊延岡路（３３９）のタイミングを非常に遅いタイミ
ングとすると、前記入力埒号ビット列中の第１のビット
″１′はＲＯＭ　（２３１）の出力（２３１ａ）　＝“
０”（２５１ｔ＋）　＝″０　”　、　（２３１ｃ）　
＝″１　’　、　（２３１（１）　＝“Ｏ”より遅いタ
イミングが、第２のビット“１”はＲＯＭ　（２３１）
の出力（２３１ａ）　＝“０”、　（２５＋ｂ）＝″０
”、　（２３１ｃ）　＝ＭＯ’　、　（２３１（１）　
＝“０″より基準タイミングが、第３のビット“１″は
ＲＯＭ（２４１）の各出力（２３１ａ）　＝“０”、　
（２３１ｂ）−“１″（２５１ａ）　＝″′０″、　（
２５１ｄ）　＝“０”　により２″つまり早いタイミン
グが第４のビット“１″はＲＯＭ　（２！１１）の出力
（２３１ａ）　＝″Ｏ”　、　（２５１ｂ）　＝“０”
、　　（２３１Ｃ）　＝”　Ｏ”、　（２５１（１）　
＝“１”　より非常に遅いタイミングが、第５のビット
“１″はＲＯＭ　（２５１）の各出力（２３１ａ）＝“
１”、　（２５１ｂ）＝“０”、　（２５１０）　＝＝
ＭＯ”　、　（２３１ｄ）　＝“０″により記録補正量
相当情報“１”つまり非常に早いタイミングが選択され
記録が行われる。

このように７本発明の記録タイミング補正方式を用いる
と従来の記録タイミング補正方式では同一の補正量で補
正されてい念前記入力ビント列のアンダーラインを付し
た２つのビット“１”に異る補正量で補正を行うことが
できる。

実施例ではＤ　−Ｐ　ＩＦ　（１０７）の出力がＤ−Ｉ
ＰＦ（５！１５）　Ｋより遅延されているが２例えばそ
のような遅延がない場合には、　　ＲＯＭ　（２３１）
のＷ力発生タイミングがクロック（４）の立上がりタイ
ミングよりＤ　−Ｆ　Ｆ　（１０７）の出力とのＡＮＤ
ＩＣより必然的に若干遅れ、他方Ｄ　−Ｆ　Ｆ　（１０
７）の出力発生タイミングはクロック（４）の立上がり
タイミングよりやや遅れその遅れ量は前者の方が大きい
。従って実施例のようにＤ−ＰＦ（１０７）の出力がＤ
−ＦＦ（３３５）により遅延されていればＲＯＭ（２３
１）の出力がＨＩＧＨレベルの期間中つまり記録タイミ
ング補正の友めの補正量を選択可能期間内〈確実に選択
し得る。本発明においてｍｆおよびｍｒは磁気ヘッドお
よび記録媒体の性質により決定される。上記の実施例に
おいてけｍｆ＝ｍｒ＝　４の場合について示した。これ
は符号ビット列中のあるビット“１″に対してその前方
６ビツト以内および後方６ビツト以内に存在するビット
“１”がパターンピークシフトを発生させる主な原因と
なっておりその外（”ＥＫ存在するビット“げけ前記符
号ビット列中のあるビン“１”にパターンピークシフト
をｔｌとんど生ピさせない場合に有効である。

つまり符号ビット列が（ＯＯＨＩＩＯＩＯＧＯｌｏｏ）
である場合と符号ビット列が（１０１０１０１０００１
００）である場合および符号ビット列が（００１０１０
１０００１０１）である場合のアンダーラインを付した
ビット“１′に’４Ｅじるパターンピークシフトが異な
り、かつ符号ビット列が（ａｏａｔｏｔａｔａａｏｔａ
ａｏ）である場合と符号ビット列が（１００１０１０１
０００１００Ｇ）である場合および符号ビット列が（ｏ
ｏｏｔｏｔｏｔｏｏｏｔｏｏｔ）である場合のアンダー
ラインを付したビット”１″に生じるパターンピークシ
フトがほぼ等しい場合に有効である。

尚上記実施例ではｒｎｆ＝ｒＩ３ｒとしているが、ヘッ
ドと媒体の特性如何によっては９例えば第４図の再生信
号が非対象波形の場合には、その非対象性に基きｍｆ＞
　ｍｒ又はｍｆ＜ｍｒとすればよい。

上記実施例においては、パターン識別部にＲＯＭ（２５
１）を用い九がＲＯＭの替わりに論理回路網を用いても
よい、、また、補正タイミングの種類を５種類とし念が
必要に応じて増減することも可能である。

実施例においては記録を行なおうとする特定ビット“１
”の前方および後方の数ビットの双方の１１３Ｍ％１″
の出現のし方を識別することにより該当補正量を選択す
る例を示し念が、前方あるいは後方の少な（とも一方の
みによシ該当補正量を選択するようにしてもそれなりの
効果は実現し得ることは明らかである。

〔発明の効果〕

以上のように、この発明によれば符号ビット列中の記録
を行おうとするビット“１”の前又は後数ビットに渡る
ビットパターンを識別し、それに応じて補正量を選択す
るようにし友ので符号ビット列があらゆるビットパター
ンである場合に対して適切彦記録タイミング補正を行う
ことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による記録タイミング補正
回路の回路図、第２図は第１図に示した回路の動作を表
わす図、第３図は第１図に示したもののパターン識別回
路を構成するＲＯＭの内容を概念時に示す図、第４図は
パターンピークシフトの概念を示し元図、第５図は第１
の従来例の回路図、第６図は第５図の回路の動作を示す
図、第７図は第２の従来例のブロック図、第８図は第２
の従来例における補正量の選択条件を示す図、第９図は
この発明が解決しようとする問題点を示した図である。 図において（すはシフトレジスタ、ｆ２）￥ｉパターン
党別回路、１３）はタイミング補泪回路である。 々お図中同一符号は同−又は相当部分を示すものとする
う

Claims (2)

【特許請求の範囲】
1. （１）データビット列をビット“１”と次のビット“１
   ”の間に含まれるビット“０”の数が最小ｄ個、最大ｋ
   個である符号ビット列に変換する符号化方式を用いた記
   録回路における記録タイミング補正方法であつて、符号
   ビット列中の記録を行おうとするビット“１”の前方（
   ｄ＋１）ビット目から（ｄ＋１＋ｍ＿ｆ）ビット目（但
   しｍ＿ｆはｄ＋１以上の整数）までの区間又は後方（ｄ
   ＋１）ビット目から（ｄ＋１＋ｍ＿ｒ）ビット目（但し
   ｍ＿ｒはｄ＋１以上の整数）までの区間におけるビット
   “０”とビット“１”の出現のし方を識別し、識別され
   た前記２区間におけるビット“０”とビット“１”の出
   現のし方に応じたタイミング補正量を複数の補正量より
   選択し、前記符号ビット列中の記録を行おうとするビッ
   ト“１”に対して前記の選択した補正量に基き記録タイ
   ミング補正を行うことを特徴とした記録タイミング補正
   方法。
2. （２）データビット列をビット“１”と次のビット“１
   ”の間に含まれるビット“０”の数が最小ｄ個、最大Ｋ
   個である符号ビット列に変換する符号化方式を用いた記
   録回路における記録タイミング補正方式であつて、符号
   ビット列中の記録を行おうとするビット“１”の前方（
   ｄ＋１）ビット目から（ｄ＋１＋ｍ＿ｆ）ビット目（但
   しｍ＿ｆはｄ＋１以上の整数）までの区間および後方（
   ｄ＋１）ビット目から（ｄ＋１＋ｍ＿ｒ）ビット目（但
   しｍ＿ｒはｄ＋１以上の整数）までの区間におけるビッ
   ト“０”とビット“１”の出現のし方を識別し、識別さ
   れた前記２区間におけるビット“０”とビット“１”の
   出現のし方に応じたタイミング補正量を複数の補正量よ
   り選択し、前記符号ビット列中の記録を行おうとするビ
   ット“１”に対して前記の選択した補正量に基き記録タ
   イミング補正を行うことを特徴とした記録タイミング補
   正方法。