JPH0235773A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0235773A JPH0235773A JP63185925A JP18592588A JPH0235773A JP H0235773 A JPH0235773 A JP H0235773A JP 63185925 A JP63185925 A JP 63185925A JP 18592588 A JP18592588 A JP 18592588A JP H0235773 A JPH0235773 A JP H0235773A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- silicide
- layer
- acid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、タングステン、モリブデン、タンタル、チタ
ン等の高融点金属あるいはチタンシリサイドをゲート電
極または配線に用いた半導体装置に関する。
ン等の高融点金属あるいはチタンシリサイドをゲート電
極または配線に用いた半導体装置に関する。
従来の技術
タングステン、モリブデン、タンタル、チタン等の高融
点金属やチタンシリサイドをゲート電極材料として用い
た場合、これらの材料は洗浄に用いる酸やフッ酸に非常
に弱くエツチングされる為、通常の半導体装置の製法が
適用できなかった。そこで前記膜の耐酸性を向上させる
目的で前記膜の上層に耐酸性のタングステンシリサイド
膜、タンタルシリサイド膜、モリブデンシリサイド膜等
（以後これらの膜を耐酸性高融点金属シリサイド膜と害
＜）を設けた構造が提案されている。（特願昭５７−１
８６３４１号公報）発明が解決しようとする課題 しかし、前記構造では熱処理によって上下の膜間の反応
が起こり、この結果前記多層膜の抵抗が増大することが
判明した。
点金属やチタンシリサイドをゲート電極材料として用い
た場合、これらの材料は洗浄に用いる酸やフッ酸に非常
に弱くエツチングされる為、通常の半導体装置の製法が
適用できなかった。そこで前記膜の耐酸性を向上させる
目的で前記膜の上層に耐酸性のタングステンシリサイド
膜、タンタルシリサイド膜、モリブデンシリサイド膜等
（以後これらの膜を耐酸性高融点金属シリサイド膜と害
＜）を設けた構造が提案されている。（特願昭５７−１
８６３４１号公報）発明が解決しようとする課題 しかし、前記構造では熱処理によって上下の膜間の反応
が起こり、この結果前記多層膜の抵抗が増大することが
判明した。
それゆえ、本発明の目的は、前述した欠点を解消し、高
融点金属またはチタンシリサイドを用いたゲート電極ま
たは配線の耐酸性を向上させると共に前記多層膜の抵抗
の増大を防止するこ七である。
融点金属またはチタンシリサイドを用いたゲート電極ま
たは配線の耐酸性を向上させると共に前記多層膜の抵抗
の増大を防止するこ七である。
課題を解決するための手段
このような目的を達成するために、本発明においては、
例えばゲート電極構造あるいは配線構造として、高融点
金属あるいはチタンシリサイドの上にバリノ′メタノ１
としての窒化チタン層または炭化チタン層６七耐酸１１
高融点金属シリサイド膜を連続して形成したものを用い
ることである。
例えばゲート電極構造あるいは配線構造として、高融点
金属あるいはチタンシリサイドの上にバリノ′メタノ１
としての窒化チタン層または炭化チタン層６七耐酸１１
高融点金属シリサイド膜を連続して形成したものを用い
ることである。
作用
この技術的手段によると、下層の高融点金属あるいはチ
タンシリサイド′ドの上層に、窒化チタン層または炭化
チタ゛／層等のバリアメタル層と耐酸性高融点金属シリ
サイド膜を連続して形成している為、通常の半導体装置
の製法に用いる洗浄やフッ酸ユ、ソチング・を適用して
も耐酸性に強い構造になっている。また熱処理時に生じ
る下層膜と上層の耐酸性高融ぐλ金属；、ノリサイド膜
の反応による抵抗の増大も上層膜上下層膜の間に反応緩
和層とじてのバリアメタル層を介した構造になっている
為防止ひきる。
タンシリサイド′ドの上層に、窒化チタン層または炭化
チタ゛／層等のバリアメタル層と耐酸性高融点金属シリ
サイド膜を連続して形成している為、通常の半導体装置
の製法に用いる洗浄やフッ酸ユ、ソチング・を適用して
も耐酸性に強い構造になっている。また熱処理時に生じ
る下層膜と上層の耐酸性高融ぐλ金属；、ノリサイド膜
の反応による抵抗の増大も上層膜上下層膜の間に反応緩
和層とじてのバリアメタル層を介した構造になっている
為防止ひきる。
実施例
以下、本発明の〜実施例によるモリブデンシリサイド（
ＭｏＳｉｘ）−窒化チタン（′ＦｉＮｘ）−ヂタンジリ
ジイド（ＴｉＳｉｘ）−多結晶シリコンの多層ゲ・・・
トＮチャンネルＭＯ８集積回路の構造を、その製造工程
順に図面を参照しながら説明する。
ＭｏＳｉｘ）−窒化チタン（′ＦｉＮｘ）−ヂタンジリ
ジイド（ＴｉＳｉｘ）−多結晶シリコンの多層ゲ・・・
トＮチャンネルＭＯ８集積回路の構造を、その製造工程
順に図面を参照しながら説明する。
まず第１図（ａ）のように、Ｐ型シリコン基板１の一表
面上に周知の選択酸化法でフィールドシリコン酸化膜２
を形成し、更にアクティブ領域に薄いゲートシリコン酸
化膜３を形成する。
面上に周知の選択酸化法でフィールドシリコン酸化膜２
を形成し、更にアクティブ領域に薄いゲートシリコン酸
化膜３を形成する。
次いで、全面に多結晶シリコン膜４を科学的気相成長法
（ＣＶＤ）で形成し、しかる後リン（Ｐ）等の不純物を
拡散してその多結晶シリコン［４を低抵抗体にする。こ
の場合、ドープド多結晶シリコン膜という低抵抗体のも
のをＣＶＤによって成長させれば、上記不純物拡散を省
略してもよい。
（ＣＶＤ）で形成し、しかる後リン（Ｐ）等の不純物を
拡散してその多結晶シリコン［４を低抵抗体にする。こ
の場合、ドープド多結晶シリコン膜という低抵抗体のも
のをＣＶＤによって成長させれば、上記不純物拡散を省
略してもよい。
次いで、例えばスパッタリング法により、全面にチタン
シリサイド（ＴｉＳｉｘ）膜５を形成し、さらにこの後
、窒化チタン（ＴｉＮｘ）膜６、モリブデンシリサイド
（ＭｏＳ ｉ ｘ）膜７を連続して形成する。
シリサイド（ＴｉＳｉｘ）膜５を形成し、さらにこの後
、窒化チタン（ＴｉＮｘ）膜６、モリブデンシリサイド
（ＭｏＳ ｉ ｘ）膜７を連続して形成する。
次いで第１図（ｂ）のように、周知のホトリソ技術を用
いて上記のＭｏＳ １ｘ−ＴｉＮｘ−ＴｉＳ ｉｘ−多
結晶シリコンを順次エツチングし、ゲート電極パターン
および必要に応じて配線パターンを形成する。この結果
、所定パターンのＭｏＳ ｉ ｘ７゜７ａ−ＴｉＮｘ６
．６ａ−ＴｉＳ ｉｘ５．５ａ多結晶シリコン４，４ａ
からなるゲート電極及び配線を形成できる。
いて上記のＭｏＳ １ｘ−ＴｉＮｘ−ＴｉＳ ｉｘ−多
結晶シリコンを順次エツチングし、ゲート電極パターン
および必要に応じて配線パターンを形成する。この結果
、所定パターンのＭｏＳ ｉ ｘ７゜７ａ−ＴｉＮｘ６
．６ａ−ＴｉＳ ｉｘ５．５ａ多結晶シリコン４，４ａ
からなるゲート電極及び配線を形成できる。
次に、全面にヒ素（Ａｓ）、リン（Ｐ）などの不純物を
イオン打込みし、第１図（Ｃ）のように、シリコンウェ
ハー表面のアクティブ領域で、かつゲート電極におおわ
れていない部分にイオン打込層１４を形成する。
イオン打込みし、第１図（Ｃ）のように、シリコンウェ
ハー表面のアクティブ領域で、かつゲート電極におおわ
れていない部分にイオン打込層１４を形成する。
次いで第１図（Ｃ）のように、全面に層間絶縁膜８を形
成する。続いて熱処理を行ない、前記のイオン打込みさ
れた不純物を活性化し、ソース層およびドレイン層９を
形成する。
成する。続いて熱処理を行ない、前記のイオン打込みさ
れた不純物を活性化し、ソース層およびドレイン層９を
形成する。
次いで第１図（ｄ）のように、周知のホトリソ技術を用
いソースおよびドレイン上にコンタクトホール１０を設
ける。そして次に、全面に例えばスパッタ法によりアル
ミニウム膜を形成し、周知のホトリソ技術を用いて各々
の電極パターン１１を形成する。
いソースおよびドレイン上にコンタクトホール１０を設
ける。そして次に、全面に例えばスパッタ法によりアル
ミニウム膜を形成し、周知のホトリソ技術を用いて各々
の電極パターン１１を形成する。
なお、ゲー］・材才４としＣ１ＭぐＩＳ ｉ ｘ、ＷＳ
ｉ Ｘ＋ＭｏＳｉｘなどの耐酸性のある高融点シリサ
・ｔドＴ ｉ Ｎ ｘまたはＴ１Ｃｘ−ＴｉＳｉｘ−多
結晶シＪ ＴＶ 、−’からなる多層構造やＭｏＳ ｉ
ｘ、ＷＳ ｉ ｘ。
ｉ Ｘ＋ＭｏＳｉｘなどの耐酸性のある高融点シリサ
・ｔドＴ ｉ Ｎ ｘまたはＴ１Ｃｘ−ＴｉＳｉｘ−多
結晶シＪ ＴＶ 、−’からなる多層構造やＭｏＳ ｉ
ｘ、ＷＳ ｉ ｘ。
ＭｏＳ ｉ ｘなどの耐酸性のある高融点シリサイドＴ
ｉＮｘまたはＴ ｉ Ｃｘ−Ｍｏ、Ｗ、Ｔａ、Ｔ ｉな
どの高融点金属またはＴｉＳｘの多層構造を用いること
ができ、種々の金属ゲートＭ Ｉ Ｓ半導体装置に適用
できることは明らかなことである。
ｉＮｘまたはＴ ｉ Ｃｘ−Ｍｏ、Ｗ、Ｔａ、Ｔ ｉな
どの高融点金属またはＴｉＳｘの多層構造を用いること
ができ、種々の金属ゲートＭ Ｉ Ｓ半導体装置に適用
できることは明らかなことである。
発明の効果
本発明によれば、ＭＩＳ半導体装置のゲート電極または
配線として、下層の高融点金属あるいはチタンシリサイ
ドの上層に、バリアメタル層と耐酸化性高融点金属シリ
サイド層を連続して形成している為、通常の酸類の処理
に強い。また下層膜と上層の耐酸化性高融点金属シリナ
イド層の熱処理による反応をバリアメタル層によって緩
和し”でいる為、低抵抗化の容易な構造が可能となる。
配線として、下層の高融点金属あるいはチタンシリサイ
ドの上層に、バリアメタル層と耐酸化性高融点金属シリ
サイド層を連続して形成している為、通常の酸類の処理
に強い。また下層膜と上層の耐酸化性高融点金属シリナ
イド層の熱処理による反応をバリアメタル層によって緩
和し”でいる為、低抵抗化の容易な構造が可能となる。
第１図は本発明の一実施例による金属ゲートＭ ＯＳ集
債回路の製造方法を工程順に示した製造工程断面図であ
る。 ４・・・・・・ゲート電極用多結晶シリコン膜、５・・
・・・・ゲート電極用チタンシリサイド膜、６・・・・
・・ゲート電極用窒化チタン膜、７・・・・・・ゲート
電極用モリブデンシリザイド膜、４ａ・・・・・・配線
用多結晶シリコン膜、５ａ・・・・・・配線用チタンシ
リサイド膜、６ａ・・・・・・配線用窒化チタン膜、７
ａ・・・・・・配線用モリブデンシリサイド膜、８・・
・・・・層間絶縁膜、９・・・・・・ソース、ドレイン
層、１１・・・・・・アルミ、−ウム電極。
債回路の製造方法を工程順に示した製造工程断面図であ
る。 ４・・・・・・ゲート電極用多結晶シリコン膜、５・・
・・・・ゲート電極用チタンシリサイド膜、６・・・・
・・ゲート電極用窒化チタン膜、７・・・・・・ゲート
電極用モリブデンシリザイド膜、４ａ・・・・・・配線
用多結晶シリコン膜、５ａ・・・・・・配線用チタンシ
リサイド膜、６ａ・・・・・・配線用窒化チタン膜、７
ａ・・・・・・配線用モリブデンシリサイド膜、８・・
・・・・層間絶縁膜、９・・・・・・ソース、ドレイン
層、１１・・・・・・アルミ、−ウム電極。
Claims (8)
- （１）高融点金属膜を第一の膜とし、前記膜上にバリア
メタル層と耐酸性高融点シリサイド層を連続して形成し
た構造を有することを特徴とする半導体装置。 - （２）第一の膜としてチタンシリサイドを用いたことを
特徴とする特許請求の範囲第１項記載の半導体装置。 - （３）第一の膜の下層に多結晶シリコンを用いたことを
特徴とする特許請求の範囲第２項記載の半導体装置。 - （４）バリアメタルに窒化チタンを用いたことを特徴と
する特許請求の範囲第１項または第２項または第３項記
載の半導体装置。 - （５）バリアメタルに炭化チタンを用いたことを特徴と
する特許請求の範囲第１項または第２項または第３項記
載の半導体装置。 - （６）耐酸性シリサイドにモリブデンシリサイドを用い
たことを特徴とする特許請求の範囲第１項または第２項
または第３項記載の半導体装置。 - （７）耐酸性シリサイドにタングステンシリサイドを用
いたことを特徴とする特許請求の範囲第１項または第２
項または第３項記載の半導体装置。 - （８）耐酸性シリサイドにタンタルシリサイドを用いた
ことを特徴とする特許請求の範囲第１項または第２項ま
たは第３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185925A JPH0235773A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185925A JPH0235773A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235773A true JPH0235773A (ja) | 1990-02-06 |
Family
ID=16179275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185925A Pending JPH0235773A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945719A (en) * | 1997-03-21 | 1999-08-31 | Nec Corporation | Semiconductor device having metal silicide layer |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
-
1988
- 1988-07-26 JP JP63185925A patent/JPH0235773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945719A (en) * | 1997-03-21 | 1999-08-31 | Nec Corporation | Semiconductor device having metal silicide layer |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0316178A (ja) | 半導体装置およびその製造方法 | |
| KR20000034928A (ko) | 이중(ｄｕａｌ) 두께 코발트 실리사이드 층을 갖는 집적 회로 구조 및 그 제조 방법 | |
| JPH07120653B2 (ja) | モノリシック集積回路の製造方法 | |
| JPS61144872A (ja) | 半導体装置 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| JPH06163578A (ja) | 接続孔形成法 | |
| JPH10270380A (ja) | 半導体装置 | |
| KR100289372B1 (ko) | 폴리사이드 형성방법 | |
| JPH0235773A (ja) | 半導体装置 | |
| JP3420104B2 (ja) | 抵抗素子の製造方法 | |
| JPS6358943A (ja) | 電極・配線膜の構造 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JP2563317B2 (ja) | 半導体装置の製造方法 | |
| JPH0586653B2 (ja) | ||
| KR0121870B1 (ko) | 반도체 장치의 금속 콘택부 구조 및 형성방법 | |
| JP2000133712A (ja) | 半導体装置の製造方法 | |
| JP2790028B2 (ja) | 半導体集積回路装置及び製造方法 | |
| JPH02203565A (ja) | 半導体装置及びその製造方法 | |
| JPH0235774A (ja) | 半導体装置 | |
| JP2875575B2 (ja) | 半導体素子の製造方法 | |
| JPS62200747A (ja) | 半導体装置の製造方法 | |
| JPH07107926B2 (ja) | 半導体容量素子の製造方法 | |
| JPH0254524A (ja) | 半導体装置の製造方法 | |
| JPH05315559A (ja) | 半導体装置 | |
| JPH10340864A (ja) | 積層形アモルファス・シリコンの形成方法 |