JPH0316178A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0316178A
JPH0316178A JP1250890A JP25089089A JPH0316178A JP H0316178 A JPH0316178 A JP H0316178A JP 1250890 A JP1250890 A JP 1250890A JP 25089089 A JP25089089 A JP 25089089A JP H0316178 A JPH0316178 A JP H0316178A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体装置に関し、特にバリアメタル層を介
して不純物層と接続される配線層の信頼性を向上させ得
るバリアメタル層の構逍に関するものである。
［従来の技術とその課題］ 半導体装置において、チップ上のトランジスタ、ダイオ
ードなどの能動素子と、抵抗や容量などの受動素子とを
電気的に接続する配線層には、次のような特性が要求さ
れる。
（１）　配線抵抗が小さいこと。
（２）　配線すべき材料とのコンタクト抵抗が小さく、
オーミックコンタクトが形成可能なこと。
（３）　膜形成が容易で、微細な配線パターン形成が可
能なこと。
（４）　エレクトロマイグレーションや腐食に強く、高
信頼性を有すること。
これらのすべての要求を満たす材料は現状では見当らな
い。しかし、アルミニウム配線は配線抵抗が最も小さく
、製造が容易なため現在最も広く用いられている。しか
しながら、近年の半導体装置の高集積化に伴なって、配
線構造が微細化されるに至り、種々の問題が顕在化して
きた。これらの問題について第３図を用いて説明する。
第３図はアルミニウム配線層を含む半導体装置の部分断
面構造図である。図において、ｐ型シリコン基板１表面
にはｎ型不純物領域２が形成されている。ｐ型シリコン
基板１の主表面上は層間絶縁膜３で覆われている。層間
絶縁膜３中にはコンタクトホール４が形成されている。
コンタクトホール４はｎ型不純物領域２表面に達してい
る。層間絶縁膜３およびコンタクトホール４内にはアル
ミニウム配線層５が形成されている。アルミニウム配線
層５はコンタクトホール４の底部においてｎ型不純物領
域２表面に接続されている。
第３図に示すような構造において、製造工程中の熱処理
を受けると、アルミニウム配線層５とｐ型シリコン基板
１との間で相互拡散が生じる。そして、アルミニウムが
ｐ型シリコン基板１中に浸入して多数の窪みを形成する
。これを一般にアロイスバイク現象と称す。そして、こ
のアロイスノくイク６は、高集積化に伴なって浅く形成
されたｐｎ接合を破壊し、リークやショートなどを生じ
る。
また、このアロイスバイク現象の防止のためにアルミニ
ウム配線５にシリコンを含有させる構造が用いられた。
しかし、この場合には、ｐ型シリコン基板１表面とアル
ミニウム配線６とのコンタクト領域にシリコンノジュー
ル７が析出し、コンタクト抵抗を増大させることが新た
な問題として生じてきた。
アロイスバイク現象あるいはシリコンノジュールの析出
などの解決策としてバリアメタル層を用いる構造が考案
された。この構造を第４Ａ図および第４Ｂ図を用いて説
明する。まず、第４Ａ図に示すように、層間絶縁膜３の
表面上およびコンタクトホール４内にスバツタ法を用い
て膜厚１０００Ａ程度のチタン層８を形成する。
次に、第４Ｂ図に示すように、窒素（Ｎ２）あるいはア
ンモニウム（ＮＨａ）ガスなどの窒化雰囲気中でチタン
層８をアニール処理する。この熱処理により、チタン層
８表面には窒化チタン（ＴｉＮ）層９が形成される。ま
た、チタン層８とｐ型シリコン基板１表面との接触部に
はチタンシリサイド層１０が形成される。通常、熱処理
に対してシリサイド反応は窒化反応よりも反応速度が数
倍程度速い。このために、チタンシリサイド層１０は窒
化チタン層９に比べてその膜厚が非常に厚く形成される
。この後、窒化チタン層９の表面上にアルミニウム配線
層５が形成される。アルミニウム配線層５は窒化チタン
層９によってｎ型不純物領域２との直接接触が妨げられ
る。アルミニウム配線層５の表面上にはプラズマＣＶＤ
酸化膜の保護膜１１が形成される。
第４Ｂ図に示す構造において、バリアメタル層はチタン
シリサイド層１０と窒化チタン層９との２層構造で構成
される。チタンシリサイド層１０はｐ型シリコン基板１
に形成されたｎ型不純物領域２との良好なオーミックコ
ンタクトを形成する。
また窒化チタン層９はアルミニウム配線層５とｐ型シリ
コン基板１との間の相互拡散を防止するバリア性を受持
つ。この２層構造のバリアメタル層では、チタンシリサ
イド層１０の膜厚が窒化チタン層９の膜厚に比べて厚く
形成されることが問題となる。すなわち、上記のアニー
ル工程において、所定膜厚の窒化チタン層９を形成する
までに、チタンシリサイド層１０の反応が速く、ｎ型不
純物領域２中にシリサイド化が進行し、ｎ型不純物領域
２の浅い接合を破壊する状況も生じかねない。
これに対して、さらに新たな改良がなされた。
バリアメタル層を含む配線構逍の第２の例を第５Ａ図お
よび第５Ｂ図を用いて説明する。
まず、第５Ａ図に示すように、層間絶縁ＩＩ！３の表面
上およびコンタクトホール４内にチタン層８を膜厚２０
０Ａ程度形成する。さらに、チタン層８表面上に反応性
スバッタ法を用いて膜厚１０００Ａ程度の窒化チタン層
９を堆積する。
次に、第５Ｂ図に示すように、窒化雰囲気中で熱処理を
施し、チタン層８とｎ型不純物領域２との接触領域にチ
タンシリサイド層１０を形成する。
チタンシリサイド層１０は膜厚３００〜４００Ａ程度に
形成される。この後、アルミニウム配線層５を形成する
。さらに、アルミニウム配線層５の表面上にプラズマＣ
ＶＤ酸化膜などの保護膜１１を形成する。
このような構造においては、バリア性を発揮する窒化チ
タン層９は任意の膜厚に形成することが可能である。ま
た、配線層とのコンタクト部に形成されるチタンシリサ
イド層１０の膜厚も薄く形成することができる。ところ
が、窒化チタン層９は反応性スバッタ法により形成され
ている。反応性スパッタ法により形成される窒化チタン
層９はその結晶構造が稠密でなく、バリア性に乏しい特
質を有する。したがって、配線層５とｎ型不純物領域２
との間の相互拡散を完全に防止することができない。
したがって、本発明は上記のような問題点を解消するた
めになされたもので、シリコン基板と金属配線層との間
のバリア性に優れたバリアメタル層を介在して構成され
る金属配線層を有する半導体装置およびその製造方法を
提供することを目的とする。
〔課題を解決するための手段］ この発明による半導体装置の配線層は、シリコンまたは
多結晶シリコン層のいずれか一方からなる基体の表面に
形成されたチタンシリサイドおよびタングステンシリサ
イドのいずれか一方からなる第１高融点金属シリサイド
層と、この第１高融点金属シリサイド層の表面上に形成
された窒化チタンおよび窒化タングステンのいずれか一
方からなる第１高融点金属窒化物層とを備え、さらにこ
の第１高融点金属窒化物層の表面上に熱窒化処理により
形成された窒化チタンおよび窒化タングステンのいずれ
か一方からなる第２高融点金属窒化物層と、さらにその
表面上に形成された導電層とを備えている。
また、この発明の半導体装置はバリアメタル層を介して
シリコンまたは多結晶シリコンのいずれか一方からなる
基体の表面に形成された不純物領域と電気的に接続され
た配線層を備えており、以下の工程によって製造される
。
ａ．　少なくとも不純物領域の表面上にチタンまたはタ
ングステンのいずれか一方からなる第１高融点金属層を
形成する工程。
ｂ．　第１高融点金属層の表面上に第１高融点金属窒化
物層を形成する工程。
Ｃ．　第１高融点金属窒化物層の表面上に、チタンまた
はタングステンのいずれか一方からなる第２高融点金属
層を形成する工程。
ｄ．　窒化雰囲気中で熱処理を施すことによって、第１
高融点金属層をシリサイド化して高融点金属シリサイド
層を形成し、かつ第２高融点金属層を窒化して第２Ｋ融
点金＠窒化物層を形成する工程。
［作用］ シリコン基板あるいはポリシリコン導電層と配線用導電
層との間に介在するバリアメタル層は３層構造をなし、
各々の層が異なる作用をなす。すなわち、最下層のシリ
サイド層はシリコン基板あるいはポリシリコン層中の不
純物領域との良好なオーミックコンタクトを形成する。
最上層の第２高融点金属窒化物層は熱窒化処理により形
成される。これにより結晶構造が稠密となり優れたバリ
ア特性を示す。この第２高融点金属窒化物層によりその
上層の配線用導電層とシリコン基板などとの間のシリコ
ンなどの相互拡散が防止される。
中間層の第１高融点金属窒化物層は、その上層に形成さ
れる第２高融点金属窒化物層の所定膜厚を確保する。す
なわち、製造工程において、この中間層の上面に高融点
金属層が形成される。その後、この高融点金属層が熱窒
化処理により第２高融点金属窒化物層に変化する。この
工程において、この中間層が存在することにより、その
下層の高融点金属層のシリサイド化が上層の高融点金属
層に及ぶのを防止する。
以上の３層構造によりバリア性に優れかつ良好なオーミ
ックコンタクトを有するバリアメタル層を介在した配線
層が構或される。
［実施例］ 以下、本発明の一実施例について図を用いて詳細に説明
する。第１図は、本発明による配線構造を有するＥＥＰ
ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　　Ｅｒａｓａｂｌ
ｅ　　ａｎｄ　　Ｐｒｏｇｒａｍｍａｂｌｅ　　Ｒｅａ
ｄ　　Ｏｎｌｙ　　Ｍｅｍｏｒｙ）のメモリセルの断面
構造図である。
ＥＥＦＲＯＭは、半導体基板２０の主表面上に形成され
るフローティングゲートトランジスタＴＲ１と選択用ト
ランジスタＴＲ２とを含む。
フローティングゲートトランジスタＴＲＩは、半導体基
板２０の主表面上に形成されたソース・ドレイン領域２
１、２２と、半導体基板２０上に絶縁膜を介して形成さ
れる第１のコントロールゲート２３と、第１のコントロ
ールゲート２３を覆ってその上に絶縁膜を介して形成さ
れるフローティングゲート２４と、フローティングゲー
ト２４の上に絶縁膜を介して形成される第２のコントロ
ールゲート２５とを含む。ソース・ドレイン領域２１、
２２は、半導体基板２０の主表面上に半導体基板２０と
は逆の導電型式を有する不純物層を拡散して形成される
。
選択用トランジスタＴＲ２は、半導体基板２０の主表面
上に形成されたソース領域２１と、ソース領域２１と間
を隔てて形成されたドレイン領域２６と、半導体基板２
０の主表面上に絶縁膜を介して形成された選択ゲート２
７とを含む。
フローティングゲートトランジスタＴＲ１と、選択用ト
ランジスタＴＲ２との間にはトンネル領域２８が形成さ
れている。また、選択用トランジスタＴＲ２のドレイン
領域２６にはコンタクトホール４を介してビット線２８
が接続されている。
このＥＥＦＲＯＭに対しては、このビット線２８に本発
明の配線構造が適用される。
ビット線２８の構造について第２Ａ図および第２Ｂ図を
用いて詳細に説明する。第２Ａ図、第２Ｂ図は、コンタ
クトホール４の底部に形成されるビット線２８の構造を
模式的に示し、かつその製造工程に沿って示している。
まず、第２Ａ図に示すように、ドレイン領域２６が形戒
された半導体基板２０の主表面上にチタン層８をたとえ
ば膜厚２００Ａ堆積する。チタン層８は、後工程でチタ
ンシリサイド層１０に変化するため、その膜厚は変化し
たチタンシリサイド層１０の膜厚が２００Ａ〜ＩＯＯＯ
Ａ程度となるように選ばれる。なお、チタン層８の膜厚
の下限は薄膜形成の技術的限界から定まるものであり、
その上限はチタンシリサイド層１０が接続されるべき不
純物領域のｐｎ接合を破壊しない値に定められる。チタ
ン層８はアルゴン雰囲気中でスパツタ法を用いて形成さ
れる。次に、チタン層８の表面上に窒化チタン層９を膜
厚２０ＯＡに堆積する。
窒化チタン層９は窒素雰囲気中で反応性スバツタ法を用
いて形成される。次に、窒化チタン層９の表面上に第２
チタン層１２を膜厚８００Ａ形成する。第２チタン層１
２はアルゴン雰囲気中でスパッタ法を用いて形成される
。第６図はスバツタ装置の概略構造を示す図である。上
記のスバツタ法あるいは反応性スバッタ法はこの装置を
用いて行なわれる。ウエハ５１は基板電極（アノード）
の上面に載置される。チャンバ５０内にはＡｒなどの不
活性ガス５２または反応性スパツタの場合には反応ガス
５２が導入される。カソード５３に所定電圧を印加する
と不活性ガスイオンがターゲット５５に衝突し、ターゲ
ット５５から原子や分子を叩きだす。そしてこの原子や
分子がウエハ５１表面に堆積して膜形成が行なわれる。
スバッタ法と反応性スバッタ法とはチャンバ５０内に導
入するガスを切換えることにより選択できる。このよう
に、この第１チタン層８、窒化チタン層９および第２チ
タン層１２は同一チャンバ内で連続した工程によって形
成される。
次に、第２Ｂ図に示すように、３層構造が形成された半
導体基板を窒素雰囲気中でアニール処理する。アニール
処理は、ランプアニール装置を用い、温度８００℃で約
３０秒間行なわれる。このアニール処理により、半導体
基板２０と接して形成された第１チタン層８は膜厚３０
０〜４００Ａ程度のチタンシリサイド層１０に変化する
。このチタンシリサイド層１０は半導体基板２０のドレ
イン領域２６中にわずかに進行して形成される。
また、最上層の第２チタン層１２は膜厚８００Ａの窒化
チタン層１３に変化する。この窒化チタン層１３は上記
のようにアニール処理により形成されるため、その結晶
構造は稠密に形成される。
この後、アルミニウムあるいは高融点金属などの配線層
５が窒化チタン層の表面上に形成される。
さらに、その上面にプラズマＣＶＤ酸化膜などの保護膜
１１が形成される。
このような３層構造を有するバリアメタル層を介在して
形成された配線層５は、ドレイン領域２６との良好なオ
ーミックコンタクトが形成できる。
さらに配線層５とドレイン領域２６との間に介在する窒
化チタン層１３は稠密な結晶構造を有し、優れたバリア
特性を有する。したがって、アロイスバイク現象やシリ
コンノジュールの析出による配線抵抗の増大といった問
題を完全に解消する。
なお、上記の３層構造を有するバリアメタル層の構造に
対しては以下に示す他の実施例が適用できる。
下表においては半導体基板の主表面に接する側から順次
第１層、ｍ２層、第３層となる。そして、各層間の材料
はすべての組合わせが適用可能である。
この構造においても、優れたバリア性と良好なオーミッ
クコンタクトを実現できる。
なお、上記実施例においてはＥＥＦＲＯＭのビット線２
８に本発明の配線構造を適用した例について説明したが
、これに限定されることなく、種々の半導体装置の配線
層に適用できることはいうまでもない。また、配線層の
コンタクト部は半導体基板２０の主表面とのコンタクト
部に限定されるものではなく、たとえば導電用の多結晶
シリコン鳩表面と配線鳩とのコンタクト部などにも適用
できることは言うまでもない。
また、κ線層に用いられる材料としては、アルミニウム
に限定されるものではない。
［発明の効果］ 以上のように、本発明による半導体装置は半導体基板表
面などと配線層との間にバリアメタル層を介在させ、か
っこのバリアメタル層を各々異なる作用をなす３層構造
から構戊したのでアロイスパイク現象やノジュール析出
による配線抵抗などの増大が生じることなく、良好なオ
ーミックコンタクトを有し、バリア性の優れた配線構造
を実現することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例にょるＥＥＰＲＯＭのメモ
リセルの断面構造図である。第２Ａ図、第２Ｂ図は、第
１図のＥＥＰＲＯＭのメモリセルのビット線の構造を模
式的に示し、かつその製造工程順に示したビット線製造
工程断面図である。 第３図は、従来の一般的なアルミ配線構造を示す断面構
造図である。第４Ａ図、第４Ｂ図は、従来のバリアメタ
ル層を介在させた配線構造を示す配線構造断面図である
。また、第５Ａ図、第５Ｂ図は、従来のバリアメタル層
を介在させた配線構造の他の例を示す配線構造断面図で
ある。 第６図は、スバッタ装置の概略構造図である。 図において、１、２０はシリコン基板、２、２６は不純
物領域、４はコンタクトホール、８は第１チタン層、９
は窒化チタン層、１０はチタンシリサイド層、１２は第
２チタン層、１３は第２窒化チタン層を示している。 なお、図中同一符号は、同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）シリコンまたは多結晶シリコン層のいずれか一方
    からなる基体の表面に形成されたチタンシリサイドおよ
    びタングステンシリサイドのいずれか一方からなる第１
    高融点金属シリサイド層と、 前記第１高融点金属シリサイド層の表面上に形成された
    窒化チタンおよび窒化タングステンのいずれか一方から
    なる第１高融点金属窒化物層と、前記第１高融点金属窒
    化物層の表面上に熱窒化処理により形成された窒化チタ
    ンおよび窒化タングステンのいずれか一方からなる第２
    高融点金属窒化物層と、 前記第２高融点金属窒化物層の表面上に形成された導電
    層とからなる多層積層構造を有する配線層を備えた半導
    体装置。
  2. （２）バリアメタル層を介してシリコンまたは多結晶シ
    リコンのいずれか一方からなる基体の表面に形成された
    不純物領域と電気的に接続された配線層を備えた半導体
    装置の製造方法であって、少なくとも前記不純物領域の
    表面上にチタンまたはタングステンのいずれか一方から
    なる第１高融点金属層を形成する工程と、 前記第１高融点金属層の表面上に窒化チタンまたは窒化
    タングステンのいずれか一方からなる第１高融点金属窒
    化物層を形成する工程と、 前記第１高融点金属窒化物層の表面上に、チタンまたは
    タングステンのいずれか一方からなる第２高融点金属層
    を形成する工程と、 窒化雰囲気中で熱処理を施すことによって、前記第１高
    融点金属層をシリサイド化して高融点金属シリサイド層
    を形成し、かつ前記第２高融点金属層を窒化して第２高
    融点金属窒化物層を形成する工程とを備えた半導体装置
    の製造方法。
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