JPH0235774A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0235774A JPH0235774A JP63185929A JP18592988A JPH0235774A JP H0235774 A JPH0235774 A JP H0235774A JP 63185929 A JP63185929 A JP 63185929A JP 18592988 A JP18592988 A JP 18592988A JP H0235774 A JPH0235774 A JP H0235774A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- conductor film
- stress
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、抵抗値が低くかつ信頼性の高いゲート電極ま
たは配線を有する半導体装直に関するものである。
たは配線を有する半導体装直に関するものである。
従来の技術
半導体集積回路の高速化、高集積化に伴って、配線の高
密度化、多層化、低抵抗化が必要不可欠となっている。
密度化、多層化、低抵抗化が必要不可欠となっている。
この為、配線材料として、抵抗値の高いポリシリコンや
、平坦化の為の高温熱処理に弱いアルミニウムの代わり
に、高融点金属またはそれらのシリサイドを使う方法が
提案されている。現在、配線材料を低抵抗の高融点金属
または高融点金属シリサイドに置き換えるか、従来のポ
リシリコン電極上に低抵抗の高融点金属または高融点金
属シリサイドを積層したポリサイド構造にすることによ
り、高密度低抵抗化の検討が行われている。
、平坦化の為の高温熱処理に弱いアルミニウムの代わり
に、高融点金属またはそれらのシリサイドを使う方法が
提案されている。現在、配線材料を低抵抗の高融点金属
または高融点金属シリサイドに置き換えるか、従来のポ
リシリコン電極上に低抵抗の高融点金属または高融点金
属シリサイドを積層したポリサイド構造にすることによ
り、高密度低抵抗化の検討が行われている。
発明が解決しようとする課題
しかし、前記構造をたとえばゲート電極に用いた時、高
融点金属または高融点金属シリサイドの引っ張り応力が
大きい為、ゲート絶縁膜に大きな応力が加わり、トラン
ジスタ特性に影響のあることが判明した。（１９８７年
、秋季、第４８回応用物理学会学術講演会予稿集第２巻
ｐ、５７２゜横山他〉この悪影響を避ける一方法として
、高融点金属または高融点金属シリサイドの応力を小さ
（するために、高融点金属またはそのシリサイドの膜厚
を薄くする方法が考えられる。第２図のチタンシリサイ
ド膜厚が１１００ｎ以下の領域のように、薄膜では−・
般に膜のそり量が膜厚に依存しなくなる領域がある。そ
して、これは、形成当初の膜中には下地との整合性が不
連続領域が存在し、この領域のみの場合、熱処理をして
も膜中の粒形成長が抑制されるためと考えられている。
融点金属または高融点金属シリサイドの引っ張り応力が
大きい為、ゲート絶縁膜に大きな応力が加わり、トラン
ジスタ特性に影響のあることが判明した。（１９８７年
、秋季、第４８回応用物理学会学術講演会予稿集第２巻
ｐ、５７２゜横山他〉この悪影響を避ける一方法として
、高融点金属または高融点金属シリサイドの応力を小さ
（するために、高融点金属またはそのシリサイドの膜厚
を薄くする方法が考えられる。第２図のチタンシリサイ
ド膜厚が１１００ｎ以下の領域のように、薄膜では−・
般に膜のそり量が膜厚に依存しなくなる領域がある。そ
して、これは、形成当初の膜中には下地との整合性が不
連続領域が存在し、この領域のみの場合、熱処理をして
も膜中の粒形成長が抑制されるためと考えられている。
しかし、この方法では膜厚が薄いため配線の抵抗を充分
に低くすることが不可能となる。また、応力の方法が逆
方向の二種類の導電体膜を組み合せて、膜全体の応力を
低減する方法も考えられる。
に低くすることが不可能となる。また、応力の方法が逆
方向の二種類の導電体膜を組み合せて、膜全体の応力を
低減する方法も考えられる。
しかし、この方法では膜間の応力差が大きい為、膜間の
剥離や局所的応力の問題が残る。それゆえ、本発明の目
的は、前述した欠点を解消し、高融点金属またはそのシ
リサイドを用いたゲート電極または配線の応力を緩和す
ると共に、抵抗の増大を防止することである。
剥離や局所的応力の問題が残る。それゆえ、本発明の目
的は、前述した欠点を解消し、高融点金属またはそのシ
リサイドを用いたゲート電極または配線の応力を緩和す
ると共に、抵抗の増大を防止することである。
課題を解決するための手段
このような目的を達成するために、本発明においては、
高融点金属またはそのシリサイドと、熱処理による膜間
の反応を防止するだめの反応〕くリア導電体膜を、各々
の膜のそり量が膜厚に依存しなくなる膜厚以下に薄（し
て、交互に繰り返して多層に形成した構造にすることで
ある。
高融点金属またはそのシリサイドと、熱処理による膜間
の反応を防止するだめの反応〕くリア導電体膜を、各々
の膜のそり量が膜厚に依存しなくなる膜厚以下に薄（し
て、交互に繰り返して多層に形成した構造にすることで
ある。
作 用
本発明の前述の構造をとることによって、高融点金属ま
たはそのシリサイドと、反応バリア導電体膜の、それぞ
れの膜厚を膜のそり量が膜厚に依存しなくなる膜厚まで
薄くすることができる為、それぞれの膜の応力を低減で
きる。また低抵抗化の為に、前記高融点金属またはその
シリサイドと、前記反応バリア導電体膜を繰り返し多層
に積層しても、前記反応シバリア導電体金属によって膜
間の相互作用が防止される為、ゲート電極および配線と
しての応力も低抵抗を維持したまま低減できる。その結
果、ゲート絶縁膜に加わる応力も低減され、半導体装置
の高性能化および高信頼性化が容易に可能となる。
たはそのシリサイドと、反応バリア導電体膜の、それぞ
れの膜厚を膜のそり量が膜厚に依存しなくなる膜厚まで
薄くすることができる為、それぞれの膜の応力を低減で
きる。また低抵抗化の為に、前記高融点金属またはその
シリサイドと、前記反応バリア導電体膜を繰り返し多層
に積層しても、前記反応シバリア導電体金属によって膜
間の相互作用が防止される為、ゲート電極および配線と
しての応力も低抵抗を維持したまま低減できる。その結
果、ゲート絶縁膜に加わる応力も低減され、半導体装置
の高性能化および高信頼性化が容易に可能となる。
実施例
以下、本発明によるチタンシリサイド
（ＴｉＳｉ）−窒化チタン（ＴｉＮ）−チタンシリサイ
ド（ＴｉＳｉ）−窒化クチン （ＴｉＳ）−多結晶シリコンの多層ゲートＮチャンネル
ＭＯ３！１回路の構造を、その製造工程順に図面を参照
しながら説明する。本実施例では反応バリア導電体膜と
して窒化チタン（ＴｉＮ）、低抵抗導電体膜としてチタ
ンシリサイド（ＴｉＳｉ ）を用い、各々の膜を交互
に二回ずつ繰り返して多結晶シリコン上に形成した構造
を示している。
ド（ＴｉＳｉ）−窒化クチン （ＴｉＳ）−多結晶シリコンの多層ゲートＮチャンネル
ＭＯ３！１回路の構造を、その製造工程順に図面を参照
しながら説明する。本実施例では反応バリア導電体膜と
して窒化チタン（ＴｉＮ）、低抵抗導電体膜としてチタ
ンシリサイド（ＴｉＳｉ ）を用い、各々の膜を交互
に二回ずつ繰り返して多結晶シリコン上に形成した構造
を示している。
まず第１図（ａ）のように、ｐ型シリコン基板１の一表
面上に周知の選択酸化法でフィールドシリコン酸化膜２
を形成し、更にアクティブ領域に薄いゲートシリコン酸
化膜３を形成する。
面上に周知の選択酸化法でフィールドシリコン酸化膜２
を形成し、更にアクティブ領域に薄いゲートシリコン酸
化膜３を形成する。
次いで、全面に多結晶シリコン膜４を科学的気相成長法
（ＣＶＤ）で形成し、しかる後リン（Ｐ）等の不純物を
拡散してその多結晶シリコン膜４を低抵抗体にする。こ
の場合、ドープト多結晶シリコン膜という熱処理を加え
ることによって低抵抗体になる膜をＣＶＤ法によって成
長させれば、上記不純物拡散を省略してもよい。
（ＣＶＤ）で形成し、しかる後リン（Ｐ）等の不純物を
拡散してその多結晶シリコン膜４を低抵抗体にする。こ
の場合、ドープト多結晶シリコン膜という熱処理を加え
ることによって低抵抗体になる膜をＣＶＤ法によって成
長させれば、上記不純物拡散を省略してもよい。
次いで、例えばスパッタリング法により、全面に窒化チ
タン（ＴｉＮ）膜５を形成し、さらにその後、チタンシ
リサイド（ＴｉＳｉ）膜６゜窒化チタン（ＴｉＮ ）膜
７．チタンシリサイド（Ｔ ｉ Ｓ ｉｘ）膜８を連続
して形成する。この場合、各々膜の応力を少なくする為
、各々膜厚を１１００ｎ以下にする。
タン（ＴｉＮ）膜５を形成し、さらにその後、チタンシ
リサイド（ＴｉＳｉ）膜６゜窒化チタン（ＴｉＮ ）膜
７．チタンシリサイド（Ｔ ｉ Ｓ ｉｘ）膜８を連続
して形成する。この場合、各々膜の応力を少なくする為
、各々膜厚を１１００ｎ以下にする。
次いで第１図（ｂ）のように、周知のホトリソ技術を用
いて形成したレジストパターンをエツチングマスクとし
て上記のＴ ｉ Ｓ ｉ −Ｔ ｉ Ｎ−ＴｉＳｉ −
ＴｉＮ−多結晶シリコンを順次エツチングし、ゲート電
極パターンおよび必要に応じて配線パターンを形成する
。この結果、所定のパターンのＴｉＳ ｉ ８，８ａ
−ＴｉＮ ７，７ａ−ＴｉＳｉ６．６ａ−ＴｉＮ
５，５ａ−多結晶シノコン４．４３からなる電極及び配
線を形成できる。
いて形成したレジストパターンをエツチングマスクとし
て上記のＴ ｉ Ｓ ｉ −Ｔ ｉ Ｎ−ＴｉＳｉ −
ＴｉＮ−多結晶シリコンを順次エツチングし、ゲート電
極パターンおよび必要に応じて配線パターンを形成する
。この結果、所定のパターンのＴｉＳ ｉ ８，８ａ
−ＴｉＮ ７，７ａ−ＴｉＳｉ６．６ａ−ＴｉＮ
５，５ａ−多結晶シノコン４．４３からなる電極及び配
線を形成できる。
次に、全面にヒ素（Ａｓ）、リン（Ｐ）などの不純物を
イオン打込みし、第１図（Ｃ）のように、シリコン基板
表面のアクティブ領域で、かつゲート電極におおわれて
いない部分にイオン打込層８を形成する。
イオン打込みし、第１図（Ｃ）のように、シリコン基板
表面のアクティブ領域で、かつゲート電極におおわれて
いない部分にイオン打込層８を形成する。
次いで第１図（Ｃ）のように、全面に層間絶縁膜９を形
成する。続いて熱処理を行い、前記のイオン打込みされ
た不純物を活性化し、ソース層およびドレイン層１０を
形成する。
成する。続いて熱処理を行い、前記のイオン打込みされ
た不純物を活性化し、ソース層およびドレイン層１０を
形成する。
次いで第１図（ｄ）のように、周知のホトリソ技術を用
いて形成したレジストパターンをエツチングマスクとし
て、ソースおよびドレイン上にコンタクトホール１１を
設ける。そして次に、全面に例えばスパッタ法によりア
ルミニウム膜を形成し、周知のホトリソ技術を用いて形
成したレジストパターンをエツチングマスクとして、ア
ルミニウム電極パターン１２を形成すると、所望のＭＯ
Ｓ集積回路が形成できる。
いて形成したレジストパターンをエツチングマスクとし
て、ソースおよびドレイン上にコンタクトホール１１を
設ける。そして次に、全面に例えばスパッタ法によりア
ルミニウム膜を形成し、周知のホトリソ技術を用いて形
成したレジストパターンをエツチングマスクとして、ア
ルミニウム電極パターン１２を形成すると、所望のＭＯ
Ｓ集積回路が形成できる。
なお、本実施例では、反応バリア導電体膜および低抵抗
導電体１漠を、それぞれ交互に連続して二回ずつ偶数回
形成しているが、これは二回以上でも良く、また、反応
バリア導電体膜を偶数回、低抵抗導電体膜を反応バリア
導電体膜の形成回数より一回少ない奇数回数形成しても
同様の効果があるということは言うまでもないことであ
る。この場合、反応バリア導電体膜と低抵抗導電体膜の
形成順序が入れかわっても同じである。
導電体１漠を、それぞれ交互に連続して二回ずつ偶数回
形成しているが、これは二回以上でも良く、また、反応
バリア導電体膜を偶数回、低抵抗導電体膜を反応バリア
導電体膜の形成回数より一回少ない奇数回数形成しても
同様の効果があるということは言うまでもないことであ
る。この場合、反応バリア導電体膜と低抵抗導電体膜の
形成順序が入れかわっても同じである。
さらに、反応バリア導電体膜、低抵抗導電体膜の形成回
数が多いほど、より低抵抗化が可能になると言うことも
言うまでもないことである。
数が多いほど、より低抵抗化が可能になると言うことも
言うまでもないことである。
また、低抵抗導電体膜に用いる材料は、膜厚を膜のそり
量が膜厚に依存しなくなる膜厚以下に薄くすれば、−回
目に形成する材料と二回目以降に形成する材料が違って
いても同様の効果があることは言うまでもないことであ
り、同じく反応バリア導電体嘆についても、低抵抗導電
体膜と同じことが言える。
量が膜厚に依存しなくなる膜厚以下に薄くすれば、−回
目に形成する材料と二回目以降に形成する材料が違って
いても同様の効果があることは言うまでもないことであ
り、同じく反応バリア導電体嘆についても、低抵抗導電
体膜と同じことが言える。
以上述べてきた様な構造でＭＯＳ集積回路を形成するこ
とにより、ゲート電極４〜８や、配線４ａ〜８ａの応力
が緩和される結果、ゲートシリコン酸化膜３に対する応
力が緩和され、また膜の剥離も防げる。
とにより、ゲート電極４〜８や、配線４ａ〜８ａの応力
が緩和される結果、ゲートシリコン酸化膜３に対する応
力が緩和され、また膜の剥離も防げる。
発明の効果
本発明によれば、高融点金属またはそのシリサイドと、
反応バリア導電体膜の、それぞれの膜厚を膜のそり量が
膜厚に依存しなくなる膜厚まで薄（することができる為
、それぞれの膜の応力を低減できる。また抵抗値を下げ
る為には、前記高融点金属またはそのシリサイドと、前
記反応バリア導電体膜を繰り返し多層に形成する必要が
あるのが、このような積層構造にしても、前記反応バリ
ア導電体金属によって膜間の相互作用が防止される為、
ゲート電極および配線としての応力も抵抗値を低（した
まま低減できる。また、前述のように、ＷＩ層構造のそ
れぞれの膜の応力が小さい為、各膜間の応力差ら小さく
なり、膜間の剥離や局所的応力集中の問題もなくなる。
反応バリア導電体膜の、それぞれの膜厚を膜のそり量が
膜厚に依存しなくなる膜厚まで薄（することができる為
、それぞれの膜の応力を低減できる。また抵抗値を下げ
る為には、前記高融点金属またはそのシリサイドと、前
記反応バリア導電体膜を繰り返し多層に形成する必要が
あるのが、このような積層構造にしても、前記反応バリ
ア導電体金属によって膜間の相互作用が防止される為、
ゲート電極および配線としての応力も抵抗値を低（した
まま低減できる。また、前述のように、ＷＩ層構造のそ
れぞれの膜の応力が小さい為、各膜間の応力差ら小さく
なり、膜間の剥離や局所的応力集中の問題もなくなる。
その結果、素子への応力の影響が緩和され、ゲート電極
および配線の形成が安定かつ容易に可能となる。
および配線の形成が安定かつ容易に可能となる。
第１図（ａ）〜（ｄ）は、本発明の一実施例による高融
点金属シリサイドゲートＭＯＳ！積回路の製造方法を工
程順に示した製造工程断面図、第２図はチタンシリ４ノ
ーイド膜厚と、膜のそり量を示した特性図である。 ４・・・・・・ゲート電極用多結晶シリコン膜、５，７
・・・・・・ゲー １・電極用ＴｉＮ 膜、６．８・・
・・・・ゲート電極用ＴｉＳｉ、膜、４ａ・・・・・・
配線用多結晶シリコン膜、５ａ、７ａ・・・・・・配線
用ＴｉＮ膜、６ａ。 ８ａ・・・・・・配線用ＴｉＳｉｘ膜、９・・・・・・
層間絶縁膜、１０・・・・・・ソース、ドレイン層、１
２・・・・・・アルミニウム電極。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 ゝｌ シソコン−ｚも石？ 第 図
点金属シリサイドゲートＭＯＳ！積回路の製造方法を工
程順に示した製造工程断面図、第２図はチタンシリ４ノ
ーイド膜厚と、膜のそり量を示した特性図である。 ４・・・・・・ゲート電極用多結晶シリコン膜、５，７
・・・・・・ゲー １・電極用ＴｉＮ 膜、６．８・・
・・・・ゲート電極用ＴｉＳｉ、膜、４ａ・・・・・・
配線用多結晶シリコン膜、５ａ、７ａ・・・・・・配線
用ＴｉＮ膜、６ａ。 ８ａ・・・・・・配線用ＴｉＳｉｘ膜、９・・・・・・
層間絶縁膜、１０・・・・・・ソース、ドレイン層、１
２・・・・・・アルミニウム電極。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 ゝｌ シソコン−ｚも石？ 第 図
Claims (3)
- （１）半導体基板上に形成されたゲート電極および配線
として、低抵抗導電体膜と反応バリア導電体膜を交互に
複数回連続して積層した構造を有し、前記低抵抗導電体
膜および前記反応バリア導電体膜の膜厚が、各々下地と
の整合性が不連続な領域の膜厚以下に設定されているこ
とを特徴とする半導体装置。 - （２）低抵抗導電体膜および前記反応バリア導電体膜の
、各々の下地との整合性が不連続な領域の膜厚を１００
ｎｍ以下としたことを特徴とする請求の範囲第１項に記
載の半導体装置。 - （３）低抵抗導電体膜および前記反応バリア導電体膜を
上層とし、かつ、多結晶シリコンを下層とする多結晶構
造のゲート電極および配線を有する特許請求の範囲第１
項または第２項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185929A JPH0235774A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185929A JPH0235774A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235774A true JPH0235774A (ja) | 1990-02-06 |
Family
ID=16179347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185929A Pending JPH0235774A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235774A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19508772A1 (de) * | 1995-03-01 | 1996-09-05 | Schering Ag | Verfahren und Verbindungen zur Detektion von Analyten mittels Remanenzmessung und deren Verwendung |
| US6404058B1 (en) * | 1999-02-05 | 2002-06-11 | Nec Corporation | Semiconductor device having interconnection implemented by refractory metal nitride layer and refractory metal silicide layer and process of fabrication thereof |
| KR100480907B1 (ko) * | 1998-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극형성방법 |
-
1988
- 1988-07-26 JP JP63185929A patent/JPH0235774A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19508772A1 (de) * | 1995-03-01 | 1996-09-05 | Schering Ag | Verfahren und Verbindungen zur Detektion von Analyten mittels Remanenzmessung und deren Verwendung |
| DE19508772C2 (de) * | 1995-03-01 | 1998-01-29 | Schering Ag | Verfahren und Verbindungen zur Detektion von Analyten mittels Remanenzmessung und deren Verwendung |
| KR100480907B1 (ko) * | 1998-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극형성방법 |
| US6404058B1 (en) * | 1999-02-05 | 2002-06-11 | Nec Corporation | Semiconductor device having interconnection implemented by refractory metal nitride layer and refractory metal silicide layer and process of fabrication thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5027185A (en) | Polycide gate FET with salicide | |
| US4920073A (en) | Selective silicidation process using a titanium nitride protective layer | |
| JPH04226026A (ja) | 半導体装置の製造方法 | |
| JPH0316178A (ja) | 半導体装置およびその製造方法 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| JPS61144872A (ja) | 半導体装置 | |
| JPH06163578A (ja) | 接続孔形成法 | |
| JPH0235774A (ja) | 半導体装置 | |
| JP2002208695A (ja) | 半導体装置およびその製造方法 | |
| JP2662029B2 (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH0227716A (ja) | 半導体装置の製造方法 | |
| JP2002217311A (ja) | 半導体装置及びその製造方法 | |
| JP2602848B2 (ja) | 半導体装置の製造方法 | |
| JP3263941B2 (ja) | 半導体装置の製造方法 | |
| JPS59197162A (ja) | 半導体装置 | |
| JP2817518B2 (ja) | 半導体装置およびその製造方法 | |
| JPS59208773A (ja) | 半導体装置の製造方法 | |
| JP3095452B2 (ja) | 半導体素子の製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPS62203363A (ja) | 半導体装置の製造方法 | |
| JP3067433B2 (ja) | 半導体装置の製造方法 | |
| JPH02203565A (ja) | 半導体装置及びその製造方法 | |
| JP3104609B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0235773A (ja) | 半導体装置 | |
| JPH02194653A (ja) | Ｍｉｓ形トランジスタ |