JPH0237637B2 - - Google Patents
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- Publication number
- JPH0237637B2 JPH0237637B2 JP57106114A JP10611482A JPH0237637B2 JP H0237637 B2 JPH0237637 B2 JP H0237637B2 JP 57106114 A JP57106114 A JP 57106114A JP 10611482 A JP10611482 A JP 10611482A JP H0237637 B2 JPH0237637 B2 JP H0237637B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- data
- bits
- capacitor
- capacitors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル記憶装置に適用される
RAMの書込み方式に関する。
RAMの書込み方式に関する。
この種従来のRAMにおいて、その書込単位を
２ビツト以上で構成すると、ビツト単位でデータ
を書込む場合に中央処理装置（CPU）を介して
行なわねばならなかつた。そのために、書込みに
時間を要するという欠点があつた。そこで、書込
時間の長くなることを防ぐために、CPUを介さ
ずにビツト単位の書込みを行なわんとすれば、ど
うしても書込単位が１ビツト構成のRAMを使用
せざるを得ないという不都合な状況のもとにあつ
た。
２ビツト以上で構成すると、ビツト単位でデータ
を書込む場合に中央処理装置（CPU）を介して
行なわねばならなかつた。そのために、書込みに
時間を要するという欠点があつた。そこで、書込
時間の長くなることを防ぐために、CPUを介さ
ずにビツト単位の書込みを行なわんとすれば、ど
うしても書込単位が１ビツト構成のRAMを使用
せざるを得ないという不都合な状況のもとにあつ
た。
本発明の目的は、RAMのデータ端子ごとにコ
ンデンサを一時記憶用として備えることによつ
て、CPUを介することなく、書込時に一時記憶
された複数ビツトのうちから特定のビツトのみを
書変えて再書込みをすることのできる書込単位が
少なくとも２ビツトで構成されたRAMの書込み
方式を提供するにある。
ンデンサを一時記憶用として備えることによつ
て、CPUを介することなく、書込時に一時記憶
された複数ビツトのうちから特定のビツトのみを
書変えて再書込みをすることのできる書込単位が
少なくとも２ビツトで構成されたRAMの書込み
方式を提供するにある。
本発明によれば、少なくとも２ビツトで構成さ
れるRAMにおいて、該RAMのデータ端子ごと
にコンデンサを接続し、各コンデンサにスリース
テートのバツフアの出力を接続し、ビツト単位に
よる該RAMへの書込みに際し、既に書込まれて
いるビツト内容を前記RAMから読出して前記そ
れぞれのコンデンサに一時記憶し、これ等のコン
デンサに記憶されたビツトのうち変更しようとす
るコンデンサに接続されているスリーステートの
バツフアのみをオンとして前記コンデンサに記憶
されたデータを変更して再書込みするようにした
ことを特徴とする、RAMの書込み方式が得られ
る。
れるRAMにおいて、該RAMのデータ端子ごと
にコンデンサを接続し、各コンデンサにスリース
テートのバツフアの出力を接続し、ビツト単位に
よる該RAMへの書込みに際し、既に書込まれて
いるビツト内容を前記RAMから読出して前記そ
れぞれのコンデンサに一時記憶し、これ等のコン
デンサに記憶されたビツトのうち変更しようとす
るコンデンサに接続されているスリーステートの
バツフアのみをオンとして前記コンデンサに記憶
されたデータを変更して再書込みするようにした
ことを特徴とする、RAMの書込み方式が得られ
る。
次に、本発明によるRAMの書込み方式につい
て実施例を挙げ、図面を参照して説明する。
て実施例を挙げ、図面を参照して説明する。
第１図は本発明による実施例の構成を図示した
ものである。この例において、１は１ワード８ビ
ツトで構成されるRAM、２は３対８の入出力端
子をもつたデコーダ、３は８対１の入出力端子を
もつたデータセレクタである。そして、RAM１
のデータ入出力端子D0〜D7には４―０〜４―７
のコンデンサがそれぞれ対応して接続されてい
る。５―０〜５―７はトライステートのバツフア
であり、デコーダ２の出力によりそれぞれ選択的
に制御をうけて、書込みデータの入力をコンデン
サ４―０〜４―７のうちの対応するコンデンサに
与え、その内容を書変えるために使用される。デ
ータセレクタ３はRAM１から読出された出力を
うけると、これをアドレス入力にしたがつて選択
し、データとして出力する。
ものである。この例において、１は１ワード８ビ
ツトで構成されるRAM、２は３対８の入出力端
子をもつたデコーダ、３は８対１の入出力端子を
もつたデータセレクタである。そして、RAM１
のデータ入出力端子D0〜D7には４―０〜４―７
のコンデンサがそれぞれ対応して接続されてい
る。５―０〜５―７はトライステートのバツフア
であり、デコーダ２の出力によりそれぞれ選択的
に制御をうけて、書込みデータの入力をコンデン
サ４―０〜４―７のうちの対応するコンデンサに
与え、その内容を書変えるために使用される。デ
ータセレクタ３はRAM１から読出された出力を
うけると、これをアドレス入力にしたがつて選択
し、データとして出力する。
上記のような構成において、RAM１のデータ
の書込み動作について説明すると、まず、RAM
１のアドレス入力端子A0，…，A9に所定のアド
レスを、デコーダ２のアドレス入力端子A10，
A11，A12に書込内容を変更するためのアドレス
を与える。これにより、アクセスタイムを過ぎる
と、RAM１のデータ端子D6〜D7にアドレスの記
憶内容が現われ、コンデンサC0〜C7のそれぞれ
対応するものに論理“１”、または“０”が記憶
される。引続いて、端子T1に書込み用のパルス
を加え、RAM１の端子D0〜D7から見た内部イン
ピーダンスを高くする。また、データセレクタ３
の入力側およびバツフア５―０〜５―７の出力側
はいずれもコンデンサ４―０〜４―７に対して高
インピーダンスの状態にあるから、コンデンサに
蓄積された電荷はそのまま保持される。同時に、
端子T1に上記書込みパルスの加えられている間、
デコーダ２はバツフア５―０〜５―７のうちの所
望のビツトに対応するバツフアのみを“オン”に
制御しているから、該当する１ビツト用のコンデ
ンサのみが端子T2から加えられる書込みデータ
入力によつて新しいデータとして書変えられる。
その他のコンデンサの内容は書込みパルス制御以
前のデータを保持しているから、次の段階とし
て、前記書込みパルスの印加を除くことによつ
て、新たに書変えられたデータをを含みコンデン
サ４―０〜４―７の内容は全部RAM１に再び書
込まれる。
の書込み動作について説明すると、まず、RAM
１のアドレス入力端子A0，…，A9に所定のアド
レスを、デコーダ２のアドレス入力端子A10，
A11，A12に書込内容を変更するためのアドレス
を与える。これにより、アクセスタイムを過ぎる
と、RAM１のデータ端子D6〜D7にアドレスの記
憶内容が現われ、コンデンサC0〜C7のそれぞれ
対応するものに論理“１”、または“０”が記憶
される。引続いて、端子T1に書込み用のパルス
を加え、RAM１の端子D0〜D7から見た内部イン
ピーダンスを高くする。また、データセレクタ３
の入力側およびバツフア５―０〜５―７の出力側
はいずれもコンデンサ４―０〜４―７に対して高
インピーダンスの状態にあるから、コンデンサに
蓄積された電荷はそのまま保持される。同時に、
端子T1に上記書込みパルスの加えられている間、
デコーダ２はバツフア５―０〜５―７のうちの所
望のビツトに対応するバツフアのみを“オン”に
制御しているから、該当する１ビツト用のコンデ
ンサのみが端子T2から加えられる書込みデータ
入力によつて新しいデータとして書変えられる。
その他のコンデンサの内容は書込みパルス制御以
前のデータを保持しているから、次の段階とし
て、前記書込みパルスの印加を除くことによつ
て、新たに書変えられたデータをを含みコンデン
サ４―０〜４―７の内容は全部RAM１に再び書
込まれる。
第２図は本発明によるRAM書込み方式の応用
例として８ビツト＋１パリテイビツトの記憶装置
の構成をブロツク図により示したものである。こ
の図において、１１〜１９は１ワード８ビツト構
成のRAM、２０は第１図の実施例において
RAMを除く構成部分を示している。２１は入出
力バツフア、２２は外部バスである。この例によ
れば、RAM１９をパリテイビツト用として他の
RAM１１〜１８と同じ１ワード８ビツトの
RAMを使用できるから、予めRAMの接続用ピ
ンをコンパチブルにしておけば、必要によりEP
ROMとして自由に交換することが可能となる。
これによつて、回路の変更なしにメモリをROM
およびRAMの両用に供することのできる経済的
なパリテイビツト付の記憶装置が得られる。
例として８ビツト＋１パリテイビツトの記憶装置
の構成をブロツク図により示したものである。こ
の図において、１１〜１９は１ワード８ビツト構
成のRAM、２０は第１図の実施例において
RAMを除く構成部分を示している。２１は入出
力バツフア、２２は外部バスである。この例によ
れば、RAM１９をパリテイビツト用として他の
RAM１１〜１８と同じ１ワード８ビツトの
RAMを使用できるから、予めRAMの接続用ピ
ンをコンパチブルにしておけば、必要によりEP
ROMとして自由に交換することが可能となる。
これによつて、回路の変更なしにメモリをROM
およびRAMの両用に供することのできる経済的
なパリテイビツト付の記憶装置が得られる。
以上の説明により明らかなように、本発明によ
れば、RAMのデータ端子ごとにコンデンサを一
時記憶用として備え、これ等のコンデンサに記憶
されたそれぞれ１ビツトの内容のうちから特定の
ビツトを書変えることによつて、書込単位が２ビ
ツト以上で構成されたRAMにおいても、書込み
処理に時間のかかるCPUを介することなく、容
易にビツト単位でデータを書込むことができると
ともに、多数のメモリ使用によるパリテイビツト
付記憶装置においてもROMとRAMの両用に役
立てることのできる点において、性能および経済
性を向上すべく得られる効果は大である。
れば、RAMのデータ端子ごとにコンデンサを一
時記憶用として備え、これ等のコンデンサに記憶
されたそれぞれ１ビツトの内容のうちから特定の
ビツトを書変えることによつて、書込単位が２ビ
ツト以上で構成されたRAMにおいても、書込み
処理に時間のかかるCPUを介することなく、容
易にビツト単位でデータを書込むことができると
ともに、多数のメモリ使用によるパリテイビツト
付記憶装置においてもROMとRAMの両用に役
立てることのできる点において、性能および経済
性を向上すべく得られる効果は大である。
第１図は本発明による実施例の構成を示す図、
第２図は本発明によるRAM書込み方式の応用例
としてパリテイビツト付記憶装置の構成を示すブ
ロツク図である。 図において、１，１１〜１９はRAM、２はデ
コーダ、３はデータセレクタ、４―０〜４―７は
コンデンサ、５―０〜５―７はトライステートの
バツフア、２０は第１図におけるRAMを除く構
成部分、２１は入出力バツフア、２２は外部バス
である。
第２図は本発明によるRAM書込み方式の応用例
としてパリテイビツト付記憶装置の構成を示すブ
ロツク図である。 図において、１，１１〜１９はRAM、２はデ
コーダ、３はデータセレクタ、４―０〜４―７は
コンデンサ、５―０〜５―７はトライステートの
バツフア、２０は第１図におけるRAMを除く構
成部分、２１は入出力バツフア、２２は外部バス
である。
Claims (1)
- １ 少なくとも２ビツトで構成されるRAMにお
いて、該RAMのデータ端子ごとにコンデンサを
接続し、各コンデンサにスリーステートのバツフ
アの出力を接続し、ビツト単位による該RAMへ
の書込みに際し、既に書込まれているビツト内容
を前記RAMから読出して前記それぞれのコンデ
ンサに一時記憶し、これ等のコンデンサに記憶さ
れたビツトのうち変更しようとするコンデンサに
接続されているスリーステートのバツフアのみを
オンとして前記コンデンサに記憶されたデータを
変更して再書込みするようにしたことを特徴とす
る、RAMの書込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106114A JPS58224496A (ja) | 1982-06-22 | 1982-06-22 | Ｒａｍの書込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106114A JPS58224496A (ja) | 1982-06-22 | 1982-06-22 | Ｒａｍの書込み方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58224496A JPS58224496A (ja) | 1983-12-26 |
| JPH0237637B2 true JPH0237637B2 (ja) | 1990-08-27 |
Family
ID=14425428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57106114A Granted JPS58224496A (ja) | 1982-06-22 | 1982-06-22 | Ｒａｍの書込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58224496A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877085A (ja) * | 1981-10-30 | 1983-05-10 | Fujitsu Ltd | 半導体メモリ |
-
1982
- 1982-06-22 JP JP57106114A patent/JPS58224496A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58224496A (ja) | 1983-12-26 |
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