JPS5877085A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS5877085A JPS5877085A JP56173960A JP17396081A JPS5877085A JP S5877085 A JPS5877085 A JP S5877085A JP 56173960 A JP56173960 A JP 56173960A JP 17396081 A JP17396081 A JP 17396081A JP S5877085 A JPS5877085 A JP S5877085A
- Authority
- JP
- Japan
- Prior art keywords
- data
- writing
- bit
- selection signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
メモリに於ける読出し／書込み制御方式に関するＯ
（鴫 技術の背景 ・
情報処理システムに於けるデータ処理速度の向上はメモ
リアクセスタイムの減少に大きく依存してお〉、このた
めよシ性能の秀れたメモリの出現が望すれている〇 （３）従来技術と問題点 複数のデータ入力端子又はデータ入出力端子を有する半
導体メモリ拡複数のデータ群の任意のビットに対しての
み独立に読出し／書込み動作を行々うことは出来ず、特
に書込み動作時には一連のデータビットを読出して再書
込みをする必要があうた０従って、例えば一連のデータ
ビットの中、成る１ビツトのみ変更したい場合４ｍビッ
トの格納され九番地の一連のビット全部を続出し、変更
を要する１ビツトは勿論その他の残シの全ビットも再書
込みされるため処理時間の短縮を計ることは不可能であ
る欠点を有す０ （４） 発明の目的 本発明社書込み動作時複数のデータ群の任意のどＦ）Ｋ
対して独立に書込み動作を可能にする手段を設けた半導
体メモリを提供する仁とを目的とする。
リアクセスタイムの減少に大きく依存してお〉、このた
めよシ性能の秀れたメモリの出現が望すれている〇 （３）従来技術と問題点 複数のデータ入力端子又はデータ入出力端子を有する半
導体メモリ拡複数のデータ群の任意のビットに対しての
み独立に読出し／書込み動作を行々うことは出来ず、特
に書込み動作時には一連のデータビットを読出して再書
込みをする必要があうた０従って、例えば一連のデータ
ビットの中、成る１ビツトのみ変更したい場合４ｍビッ
トの格納され九番地の一連のビット全部を続出し、変更
を要する１ビツトは勿論その他の残シの全ビットも再書
込みされるため処理時間の短縮を計ることは不可能であ
る欠点を有す０ （４） 発明の目的 本発明社書込み動作時複数のデータ群の任意のどＦ）Ｋ
対して独立に書込み動作を可能にする手段を設けた半導
体メモリを提供する仁とを目的とする。
（５）発明の構成
本発明はメモリ内部にデータビット選択信号ラッチ回路
を設は通常のデータ入力端子又はデータ入出力端子に付
加された書込み制御信号であるデータビット選択信号を
判別する仁とにょシ任意のビットに対して独立に書込み
動作を可能としたものである。
を設は通常のデータ入力端子又はデータ入出力端子に付
加された書込み制御信号であるデータビット選択信号を
判別する仁とにょシ任意のビットに対して独立に書込み
動作を可能としたものである。
（６）発明の実施例
第１図は本発明の書込み動作タイミングを示す。メモリ
は一例としてデータ入出力端子が４の場合、即ちデータ
ビットが４ビツトの場合を示す。データ格納番地を指示
するアドレスＡＤＤが与えられ、チップを選択するチッ
プセレクト信号Ｃ８が立下り、書込み信号ＷＥが立下る
とデータ入力端子ｌ１０１． ｌ１０２． ｌ１０３．
ｌ１０４に付加されたデータビット選択信号をラッ
チする。例えばｌ１０３が書込みを要するビットで他は
書込みを要さなりビットとすればｌ１０３のみａで示す
時間帯が１１”で他はＷ″０１０１状態ＯＣ８が立上夛
ＷＥ％立上るとデータをうＶチすゐ。この場合１１０１
．ｌ１０２．ｌ１０４はｂで示す時間帯が読出し状態と
なＦ）、１７０３のみデータビット選択信号が、′″１
１でｌ１０３のみ書込み要求であることを示すため工１
０３のｂで示す時間帯のデータが書込まれる０例えばメ
峰りＭのｎ番地のデータがＩｌｏ Ｉ Ｋ対してデータ
が１八ｌ１０２．ｌ１０３．ｌ１０４に対してデータが
夫々ｍｔ＋ｓであうたデータ群を工１０３のみ＠０１と
したい場合ｌ１０１．ｌ１０２．ｌ１０４には夫々″″
０′。
は一例としてデータ入出力端子が４の場合、即ちデータ
ビットが４ビツトの場合を示す。データ格納番地を指示
するアドレスＡＤＤが与えられ、チップを選択するチッ
プセレクト信号Ｃ８が立下り、書込み信号ＷＥが立下る
とデータ入力端子ｌ１０１． ｌ１０２． ｌ１０３．
ｌ１０４に付加されたデータビット選択信号をラッ
チする。例えばｌ１０３が書込みを要するビットで他は
書込みを要さなりビットとすればｌ１０３のみａで示す
時間帯が１１”で他はＷ″０１０１状態ＯＣ８が立上夛
ＷＥ％立上るとデータをうＶチすゐ。この場合１１０１
．ｌ１０２．ｌ１０４はｂで示す時間帯が読出し状態と
なＦ）、１７０３のみデータビット選択信号が、′″１
１でｌ１０３のみ書込み要求であることを示すため工１
０３のｂで示す時間帯のデータが書込まれる０例えばメ
峰りＭのｎ番地のデータがＩｌｏ Ｉ Ｋ対してデータ
が１八ｌ１０２．ｌ１０３．ｌ１０４に対してデータが
夫々ｍｔ＋ｓであうたデータ群を工１０３のみ＠０１と
したい場合ｌ１０１．ｌ１０２．ｌ１０４には夫々″″
０′。
＠ｌ”、＠１＃が読出されｌ１０３に対するメモリＭの
ｎ番地の’１”Ａｉ” ０’ Ｋ書替えられる。
ｎ番地の’１”Ａｉ” ０’ Ｋ書替えられる。
第２図は本発明の一実施例を示す回路のブロック図であ
夛、第１図と同様−例としてデータ入出力端子が、４の
場合を示す。行アドレス信号線ローデコーダ１モデツー
ドされ、列アドレス信号は′３ラムデコーダ４でデコー
ドされコラム入出力回路４を経てメモリ七ルアレイ２の
アドレスを選択する０第１図同様データ入出力端′子ｌ
１０Ｓに書込みを要するデータが加えられ、他ｏデーｐ
入出力１１１１１子ｌ１０１． ｌ１０２． ｌ１０４
は書込み不要とすると、第１図に示すシーケンでチップ
セレクト信号が、ＣＢ端子に、書込み信号がＷＥ端子に
加えられ賞シック制御回路７によ）データ出力バシフ１
回路６と入力データ制御回路３が制御される。データ入
出力端子ｌ１０３のみ第１図のシーケンスでオンとなシ
データピット選択信号が＠１ｍであることを示す〇を夫
々対応するｗ、 ｘ、 ｙ、 ｚｒｃｗｇ端子の書込み
信号の立下シによりラッチする。前記の如くｌ１０３の
み″１１であるためデータビット選択信号ラッチ回路８
のＹ社端子Ｑを″１’にセットし奇を＠Ｏ“にセットし
てデータ人カパッフテ５のゲート１１を開き入力データ
制御回路３へ書込みデータを送る。入力データ制御回路
３はデータビット選択信号ラッチ回路８のＹのＱ端子出
力と前記−ジｔり制御！１１回路７の制御によ１咳デー
子工１０３に対応する番地にデータを書込む。
夛、第１図と同様−例としてデータ入出力端子が、４の
場合を示す。行アドレス信号線ローデコーダ１モデツー
ドされ、列アドレス信号は′３ラムデコーダ４でデコー
ドされコラム入出力回路４を経てメモリ七ルアレイ２の
アドレスを選択する０第１図同様データ入出力端′子ｌ
１０Ｓに書込みを要するデータが加えられ、他ｏデーｐ
入出力１１１１１子ｌ１０１． ｌ１０２． ｌ１０４
は書込み不要とすると、第１図に示すシーケンでチップ
セレクト信号が、ＣＢ端子に、書込み信号がＷＥ端子に
加えられ賞シック制御回路７によ）データ出力バシフ１
回路６と入力データ制御回路３が制御される。データ入
出力端子ｌ１０３のみ第１図のシーケンスでオンとなシ
データピット選択信号が＠１ｍであることを示す〇を夫
々対応するｗ、 ｘ、 ｙ、 ｚｒｃｗｇ端子の書込み
信号の立下シによりラッチする。前記の如くｌ１０３の
み″１１であるためデータビット選択信号ラッチ回路８
のＹ社端子Ｑを″１’にセットし奇を＠Ｏ“にセットし
てデータ人カパッフテ５のゲート１１を開き入力データ
制御回路３へ書込みデータを送る。入力データ制御回路
３はデータビット選択信号ラッチ回路８のＹのＱ端子出
力と前記−ジｔり制御！１１回路７の制御によ１咳デー
子工１０３に対応する番地にデータを書込む。
との時データ出カバｖ７ア６社データビット選択信号ラ
ッチ回路８０Ｙの互端子が＠Ｏｍのためそのゲート１５
をじて出力をデータ入出力端子３へ送ることを阻止す石
◎ データビット選択信号ラッチ回路８のＷ、Ｘ。
ッチ回路８０Ｙの互端子が＠Ｏｍのためそのゲート１５
をじて出力をデータ入出力端子３へ送ることを阻止す石
◎ データビット選択信号ラッチ回路８のＷ、Ｘ。
２はデータ入出力端子ｌ１０１．ｌ１０２．ｌ１０４が
＠０＃の九め夫々の端子Ｑを＠Ｏ’ＫＱｔ″″１”にセ
ットする。従ってデータ人カパッファ５のゲ−）９．１
０．１２は閉じられてデータの転送は阻止され、データ
出力パッ７ア６のゲート１３゜１４．１６は開かれて、
四シック制御回路７の制御によシ読出し状態となる。
＠０＃の九め夫々の端子Ｑを＠Ｏ’ＫＱｔ″″１”にセ
ットする。従ってデータ人カパッファ５のゲ−）９．１
０．１２は閉じられてデータの転送は阻止され、データ
出力パッ７ア６のゲート１３゜１４．１６は開かれて、
四シック制御回路７の制御によシ読出し状態となる。
上記説明はデータ入出力端子３の書込みについて述べ九
が他の端子でも同様であ〕、且つ２端子以上複数の端子
に同時にデータビット選択信号を重畳させれば重畳され
た端子に対応する複数のビットが書込み出来ること４同
様である。
が他の端子でも同様であ〕、且つ２端子以上複数の端子
に同時にデータビット選択信号を重畳させれば重畳され
た端子に対応する複数のビットが書込み出来ること４同
様である。
（７）発明の詳細
な説明した通り本発明はデータ入力端子又はデータ入出
力端子に書込み制御信号であるデータビット選択信号を
重畳し、且つ誼データビｖト選択信号を″）ッチする手
段としてデータビット選択信号ｌ！Ｐシチ回路を設け、
従来使用されていなかった書込み信号の立下りを利用し
て、該データビット選択信号をラッチするととで、デー
タ群の任意のビットを書込むヒとが可能とな）、書込み
動作に必要な読出し動作を不要とし情報処理システムの
メモリアクセスタイムを短縮し得ることが可能で、その
効果は大なるものがある。
力端子に書込み制御信号であるデータビット選択信号を
重畳し、且つ誼データビｖト選択信号を″）ッチする手
段としてデータビット選択信号ｌ！Ｐシチ回路を設け、
従来使用されていなかった書込み信号の立下りを利用し
て、該データビット選択信号をラッチするととで、デー
タ群の任意のビットを書込むヒとが可能とな）、書込み
動作に必要な読出し動作を不要とし情報処理システムの
メモリアクセスタイムを短縮し得ることが可能で、その
効果は大なるものがある。
第１図は本発明の書込み動作タイオングを示す図で第２
図は本発明の一実施例を示す回路のプロン Ｖり図である。 図中１は一一デコーダ、２社メモリセルアレイ。 ３は入力データ制御回路、４はコラム入出力回路。 及びコツムデプ、−ダ、５はデータ人カバｖ７ア。 ６はデータ出力パッ７ア、７はｐシック制御回路。 ８はデータビット選択信号ラッチ回路である。
図は本発明の一実施例を示す回路のプロン Ｖり図である。 図中１は一一デコーダ、２社メモリセルアレイ。 ３は入力データ制御回路、４はコラム入出力回路。 及びコツムデプ、−ダ、５はデータ人カバｖ７ア。 ６はデータ出力パッ７ア、７はｐシック制御回路。 ８はデータビット選択信号ラッチ回路である。
Claims (1)
- 複数のデータ入力端子又紘データ入出力端子を有する半
導体メモリに於いて、データビット選択信号２ツチ回路
を設け、上記データ入力端子又はデータ入出力端子より
書込みデータに先行して入力される書込み制御信号を腋
ラッチ回路に保持せしめ、その後入力される書込みデー
タを＃ラッチ回路出力によシ制御するζＡＫより複数の
データ群の任意のピッ）Ｋ対して独立に書込み動作を行
なう仁とを可能とするヒとを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173960A JPS5877085A (ja) | 1981-10-30 | 1981-10-30 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173960A JPS5877085A (ja) | 1981-10-30 | 1981-10-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877085A true JPS5877085A (ja) | 1983-05-10 |
| JPS623504B2 JPS623504B2 (ja) | 1987-01-26 |
Family
ID=15970232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56173960A Granted JPS5877085A (ja) | 1981-10-30 | 1981-10-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877085A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58224496A (ja) * | 1982-06-22 | 1983-12-26 | Nec Corp | Ｒａｍの書込み方式 |
| JPS60179984A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | メモリ回路方式 |
| JP2010287896A (ja) * | 2006-05-31 | 2010-12-24 | Nec Infrontia Corp | 筐体装置および電子機器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369102U (ja) * | 1986-10-24 | 1988-05-10 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191636A (en) * | 1974-10-08 | 1976-08-11 | Adoresushiteiho deetaseiseiho ronrijunikenshutsuho randamuakusesukiokusochi oyobi sonokokujishingohatsuseikairo oyobi sensuzofukuki | |
| JPS5378131A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Semiconductor memory element |
| JPS5397933U (ja) * | 1977-01-12 | 1978-08-09 | ||
| JPS54134934A (en) * | 1978-04-12 | 1979-10-19 | Toshiba Corp | Semiconductor memory device |
-
1981
- 1981-10-30 JP JP56173960A patent/JPS5877085A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191636A (en) * | 1974-10-08 | 1976-08-11 | Adoresushiteiho deetaseiseiho ronrijunikenshutsuho randamuakusesukiokusochi oyobi sonokokujishingohatsuseikairo oyobi sensuzofukuki | |
| JPS5378131A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Semiconductor memory element |
| JPS5397933U (ja) * | 1977-01-12 | 1978-08-09 | ||
| JPS54134934A (en) * | 1978-04-12 | 1979-10-19 | Toshiba Corp | Semiconductor memory device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58224496A (ja) * | 1982-06-22 | 1983-12-26 | Nec Corp | Ｒａｍの書込み方式 |
| JPS60179984A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | メモリ回路方式 |
| JP2010287896A (ja) * | 2006-05-31 | 2010-12-24 | Nec Infrontia Corp | 筐体装置および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS623504B2 (ja) | 1987-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3547466B2 (ja) | メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法 | |
| KR940004404B1 (ko) | 불휘발성 반도체 메모리장치 | |
| US5608673A (en) | Nand-type flash memory integrated-circuit card | |
| JPS60179984A (ja) | メモリ回路方式 | |
| JPS63163937A (ja) | メモリ制御装置 | |
| JPH0146946B2 (ja) | ||
| JPH0315278B2 (ja) | ||
| JPS63124298A (ja) | メモリ装置 | |
| JPS623504B2 (ja) | ||
| EP0654790A2 (en) | Memory device | |
| JPS63123142A (ja) | 半導体記憶装置 | |
| JPS61120260A (ja) | 順次デ−タ記憶回路のアクセス装置 | |
| JPH0227759B2 (ja) | ||
| JPS61150184A (ja) | メモリ装置 | |
| JPS63181194A (ja) | 半導体集積回路装置 | |
| JPS59180894A (ja) | 不揮発性メモリに対するデ−タ書き込み制御装置 | |
| JPS62279596A (ja) | デユアルポ−トｒａｍ | |
| JPS6423488A (en) | Memory | |
| JPS6338731B2 (ja) | ||
| JPH0877070A (ja) | キャッシュメモリ | |
| JPH01199399A (ja) | 半導体記憶装置 | |
| JPS5982695A (ja) | 半導体記憶素子 | |
| JPH0296223A (ja) | メモリ装置 | |
| JPS6175444A (ja) | レジスタフアイル集積回路 | |
| JPS6231100A (ja) | メモリ集積回路 |