JPH02224162A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH02224162A JPH02224162A JP1045941A JP4594189A JPH02224162A JP H02224162 A JPH02224162 A JP H02224162A JP 1045941 A JP1045941 A JP 1045941A JP 4594189 A JP4594189 A JP 4594189A JP H02224162 A JPH02224162 A JP H02224162A
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- JP
- Japan
- Prior art keywords
- input data
- memory
- signal group
- signal
- write
- Prior art date
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- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機システムにおけるメモリ制御に関する
。
。
第３図は、従来のエラー検出修正コード（以下ＥＣＣと
言う）付メモリの１例であり９図において（３）は第１
の入力データ信号群（イ）と第２の入力データ信号群（
ニ）を入力としＥＣＣ（ト）を発生するＦＣＣ発生回路
、（４）は第１のメモリ、（５）は第２のメモＩＪ、（
７）はＥＣＣ用メモ電ハ（８）＜１１１７）入力データ
選択信号（ロ）と第２の入力データ選択信号（ホ）及び
、第１の入力データ信号群（イ）と第２の入力データ信
号群（ニ）をメモリに入力するための書込みタイミング
信号（チ）を入力とし、上記第１のメモリ（４）の書込
みを制御する第１の書込み信号（す）と上記第２のメモ
リ（５）の書込みを制御する第２の書込み信号（ヲ）を
出力する書込み制御回路、（ワ）はメモリアドレスであ
る。
言う）付メモリの１例であり９図において（３）は第１
の入力データ信号群（イ）と第２の入力データ信号群（
ニ）を入力としＥＣＣ（ト）を発生するＦＣＣ発生回路
、（４）は第１のメモリ、（５）は第２のメモＩＪ、（
７）はＥＣＣ用メモ電ハ（８）＜１１１７）入力データ
選択信号（ロ）と第２の入力データ選択信号（ホ）及び
、第１の入力データ信号群（イ）と第２の入力データ信
号群（ニ）をメモリに入力するための書込みタイミング
信号（チ）を入力とし、上記第１のメモリ（４）の書込
みを制御する第１の書込み信号（す）と上記第２のメモ
リ（５）の書込みを制御する第２の書込み信号（ヲ）を
出力する書込み制御回路、（ワ）はメモリアドレスであ
る。
第４図は、第３図の一般的な動作説明図である第３図、
第４図において、メモリアドレス（ワ）と第１の入力デ
ータ信号群（イ）と第１の入力データ選択信号（ロ）と
第２の入力データ信号群（ニ）と第２の入力データ選択
信号（ホ）を入力すると第１の入力データ信号群（イ）
と第２の入力データ信号群（ニ）に対するＥＣＣ（ト）
が発生し、さらに、書込みタイミング信号（チ）を入力
することにより第１の書込み信号（す）と第２の書込み
信号（ヲ）を発生し第１のメモリ（４）、第２のメモリ
（５）、及び、ＥＣＣ用メモリ（７）にそれぞれのデー
タを書込む。
第４図において、メモリアドレス（ワ）と第１の入力デ
ータ信号群（イ）と第１の入力データ選択信号（ロ）と
第２の入力データ信号群（ニ）と第２の入力データ選択
信号（ホ）を入力すると第１の入力データ信号群（イ）
と第２の入力データ信号群（ニ）に対するＥＣＣ（ト）
が発生し、さらに、書込みタイミング信号（チ）を入力
することにより第１の書込み信号（す）と第２の書込み
信号（ヲ）を発生し第１のメモリ（４）、第２のメモリ
（５）、及び、ＥＣＣ用メモリ（７）にそれぞれのデー
タを書込む。
第３図に示すメモリにおいて、ＦＣＣは第１の入力デー
タ信号群（イ）と第２の入力データ信号群（ニ）に対し
て１つのＦＣＣが発生するため、第４図の破線で示す様
に第１の入力データ信号群（イ）のみを書込む場合は、
ＦＣＣが発生出来ないという課題がある。第２の入力デ
ータ信号群（ニ）のみを書込む場合も同様である。
タ信号群（イ）と第２の入力データ信号群（ニ）に対し
て１つのＦＣＣが発生するため、第４図の破線で示す様
に第１の入力データ信号群（イ）のみを書込む場合は、
ＦＣＣが発生出来ないという課題がある。第２の入力デ
ータ信号群（ニ）のみを書込む場合も同様である。
更に、第１の入力データ信号群（イ）と第２の入力デー
タ信号群（ニ）に対してそれぞれ別のＦＣＣを付けると
信号線数が増加する（入力データ線：１６本に対しＥＣ
Ｃ： ６本、入力データ線：８本にに対しＥＣＣ： ５
本必要）という課題もある。
タ信号群（ニ）に対してそれぞれ別のＦＣＣを付けると
信号線数が増加する（入力データ線：１６本に対しＥＣ
Ｃ： ６本、入力データ線：８本にに対しＥＣＣ： ５
本必要）という課題もある。
本発明は、第１の入力データ信号群と第１の入力データ
選択信号を入力とし、第１の入力データ選択信号により
第１の入力データ信号群またはハイ・インピーダンス（
ｔｈｉｇｈ Ｉｎｐｅｄａｎｓｅ）を第１の出力データ
信号群として出力する第１のデータ制御回路と、第２の
入力データ信号群と第２の入力データ選択信号を入力と
し、第２の入力データ選択信号により第２の入力データ
信号群またはハイ・インピーダンス（Ｉｌｉｇｈ Ｉｍ
ｐｅｄａｎｓｅ）を第２の出力データ信号群として出力
する第２のデータ制御回路と第１の入力データ選択信号
と第２の入力データ選択信号及び第１の入力データ信号
群と第２の入力データ信号群をメモリに入力するための
書込みタイミング信号を入力とし、上記第１の出力デー
タ信号群を接続する第１のメモリの書込み／読出しを制
御する第１の書込み／読出し信号と上記第２の出力デー
タ信号群を接続する第２のメモリの書込み／読出しを制
御する第２の書込み／読出し信号を出力する書込み／読
出し制御回路を付加したものである。
選択信号を入力とし、第１の入力データ選択信号により
第１の入力データ信号群またはハイ・インピーダンス（
ｔｈｉｇｈ Ｉｎｐｅｄａｎｓｅ）を第１の出力データ
信号群として出力する第１のデータ制御回路と、第２の
入力データ信号群と第２の入力データ選択信号を入力と
し、第２の入力データ選択信号により第２の入力データ
信号群またはハイ・インピーダンス（Ｉｌｉｇｈ Ｉｍ
ｐｅｄａｎｓｅ）を第２の出力データ信号群として出力
する第２のデータ制御回路と第１の入力データ選択信号
と第２の入力データ選択信号及び第１の入力データ信号
群と第２の入力データ信号群をメモリに入力するための
書込みタイミング信号を入力とし、上記第１の出力デー
タ信号群を接続する第１のメモリの書込み／読出しを制
御する第１の書込み／読出し信号と上記第２の出力デー
タ信号群を接続する第２のメモリの書込み／読出しを制
御する第２の書込み／読出し信号を出力する書込み／読
出し制御回路を付加したものである。
本発明においては、第１の入力データ信号群のみを書込
む場合は、第２のメモリから書込みアドレスのデータを
読出してＥＣＣ発生回路に入力し第２の入力データ信号
群のみを書込む場合は、第１のメモリから書込みアドレ
スのデータを読出してＥＣＣ発生回路に入力する。
む場合は、第２のメモリから書込みアドレスのデータを
読出してＥＣＣ発生回路に入力し第２の入力データ信号
群のみを書込む場合は、第１のメモリから書込みアドレ
スのデータを読出してＥＣＣ発生回路に入力する。
第１図は１本発明による一実施例である。図において、
（１）は第１の入力データ信号群（イ）と第１の入力デ
ータ選択信号（ロ）を入力とし第１の入力データ信号群
またはハイ・インピーダンス（ｔｌｉｇｈｌｍｐｃｄａ
ｎｓｅ）を第１の出力データ信号群（ハ）として出力す
る第１のデータ制御回路、（２）は第２の入力データ信
号群（ニ）と第２の入力データ選択信号（ホ）を入力と
し第２の入力データ信号群またはハイ・インピーダンス
（旧ｇｈ Ｉｍｐｅｄａｎｓｅ）を第２の出力データ信
号群（へ）として出力する第２のデータ制御回路、（３
）は第１の出力データ信号群（）Ｘ）と第２の出力デー
タ信号群（へ）を入力としＥＣＣ（ト）を発生するＥＣ
Ｃ発生回路、（４）は第１のメモリ。
（１）は第１の入力データ信号群（イ）と第１の入力デ
ータ選択信号（ロ）を入力とし第１の入力データ信号群
またはハイ・インピーダンス（ｔｌｉｇｈｌｍｐｃｄａ
ｎｓｅ）を第１の出力データ信号群（ハ）として出力す
る第１のデータ制御回路、（２）は第２の入力データ信
号群（ニ）と第２の入力データ選択信号（ホ）を入力と
し第２の入力データ信号群またはハイ・インピーダンス
（旧ｇｈ Ｉｍｐｅｄａｎｓｅ）を第２の出力データ信
号群（へ）として出力する第２のデータ制御回路、（３
）は第１の出力データ信号群（）Ｘ）と第２の出力デー
タ信号群（へ）を入力としＥＣＣ（ト）を発生するＥＣ
Ｃ発生回路、（４）は第１のメモリ。
（５）は第２のメモリ、（６）は第１の入力データ選択
信号（ロ）と第２の入力データ選択信号（ホ）及び第１
の入力データ信号群（イ）と第２の入力データ信号群（
ニ）をメモリに入力するための書込みタイミング信号（
チ）を入力とし、上記第１のメモリ（４）の書込みを制
御する第１の書込み信号（す）と読出しを制御する第１
の読出し信号（ヌ）及び上記第２のメモリ（５）の書込
みを制御する第２の書込み信号（ル）と読出しを制御す
る第２の読出し信号（ヲ）を出力する書込み／読出し制
御回路、（７）はＥＣＣ用メモリ、（ワ）はメモリアド
レスである。
信号（ロ）と第２の入力データ選択信号（ホ）及び第１
の入力データ信号群（イ）と第２の入力データ信号群（
ニ）をメモリに入力するための書込みタイミング信号（
チ）を入力とし、上記第１のメモリ（４）の書込みを制
御する第１の書込み信号（す）と読出しを制御する第１
の読出し信号（ヌ）及び上記第２のメモリ（５）の書込
みを制御する第２の書込み信号（ル）と読出しを制御す
る第２の読出し信号（ヲ）を出力する書込み／読出し制
御回路、（７）はＥＣＣ用メモリ、（ワ）はメモリアド
レスである。
第２図は、一実施例を説明するためのタイミング図であ
る。メモリアドレス（ワ）にＸ番地を与える。各メモリ
のＸ番地の初期データはそれぞれＡＣ，Ｄとする。（第
２図中、一番下の３つはそれぞれ第１のメモリのＸ番地
のデータ内容、第２のメモリのＸ番地のデータ内容、Ｅ
ＣＣ用メモリのＸ番地のデータ内容を示す）入力データ
としてはデータ内容Ｂの第１の入力データ信号群（イ）
のみを与える。これに伴い、入力データ選択信号は、第
１の入力データ選択信号（ロ）のみを入力する。このと
き、第１のデータ制御回路（１）は第１の出力データ信
号群（ハ）としてＢを出力し、第２のデータ制御回路（
２）はハイインピーダンスを出力する。
る。メモリアドレス（ワ）にＸ番地を与える。各メモリ
のＸ番地の初期データはそれぞれＡＣ，Ｄとする。（第
２図中、一番下の３つはそれぞれ第１のメモリのＸ番地
のデータ内容、第２のメモリのＸ番地のデータ内容、Ｅ
ＣＣ用メモリのＸ番地のデータ内容を示す）入力データ
としてはデータ内容Ｂの第１の入力データ信号群（イ）
のみを与える。これに伴い、入力データ選択信号は、第
１の入力データ選択信号（ロ）のみを入力する。このと
き、第１のデータ制御回路（１）は第１の出力データ信
号群（ハ）としてＢを出力し、第２のデータ制御回路（
２）はハイインピーダンスを出力する。
書込み／読出し制御回路（６）は、第１の書き込み信号
（す）と第２の読出し信号（ヲ）を出力する。これによ
り、第２のメモリ（５）から第２の出力データ信号群（
へ）として第２のメモリ（５）のアドレスＸのデータＣ
が出力される。ＦＣＣ発生回路（３）には第１の出力デ
ータ信号群（ハ）のデータＢと第２の出力データ信号群
（へ）のデータＣが入力され、データＢ、 Ｃに対する
ＥＣＣ（ト）であるＥが発生される。データ内容Ｂの第
１の出力データ信号群（ハ）とデータ内容ＥのＥＣＣ（
））はそれぞれ第１の書込み信号（す）と書込みタイミ
ング信号（チ）によりそれぞれのメモリに書込まれる。
（す）と第２の読出し信号（ヲ）を出力する。これによ
り、第２のメモリ（５）から第２の出力データ信号群（
へ）として第２のメモリ（５）のアドレスＸのデータＣ
が出力される。ＦＣＣ発生回路（３）には第１の出力デ
ータ信号群（ハ）のデータＢと第２の出力データ信号群
（へ）のデータＣが入力され、データＢ、 Ｃに対する
ＥＣＣ（ト）であるＥが発生される。データ内容Ｂの第
１の出力データ信号群（ハ）とデータ内容ＥのＥＣＣ（
））はそれぞれ第１の書込み信号（す）と書込みタイミ
ング信号（チ）によりそれぞれのメモリに書込まれる。
このとき。
第２のメモリのデータは不変である。
以上の様に９本発明によれば、第１の入力データ群と第
２の入力データ群と上記両データ群に対するＦＣＣを有
するメモリにおいて、第１または第２の入力データ群の
どちらか片方のみを書込む場合でもＦＣＣデータ本数を
増やすことなく正常なＦＣＣを付加することができる。
２の入力データ群と上記両データ群に対するＦＣＣを有
するメモリにおいて、第１または第２の入力データ群の
どちらか片方のみを書込む場合でもＦＣＣデータ本数を
増やすことなく正常なＦＣＣを付加することができる。
第１図は本発明によるメモリ制御装置の一実施例を示す
ブロック図、第２図は本発明の動作原理を説明するため
のタイミング図、第３図は従来のメモリ制御装置のブロ
ック図、第４図は従来のメモリ制御装置の動作原理を説
明するためのタイミング図である。 図において、（１）は第１のデータ制御回路、（２）は
第２のデータ制御回路、（３）はＦＣＣ発生回路、（４
）は第１のメモ１ハ（５）は第２のメモリ、（６）は書
込み／読出し制御回路、（７）はＥＣＣ用メモリ、（８
）は書込み制御回路、（イ）は第１の入力データ信号群
。 （ロ）は第１の入力データ選択信号、（／＼）は第１の
出力データ信号群、（ニ）は第２の入力データ信号群、
（ホ）は第２の入力データ選択信号、（へ）は第２の出
力データ信号群、（ト）はＦＣＣ，（チ）は書込みタイ
ミング信号、（す）は第１の書込み信号。 （ヌ）は第１の読出し信号、（ル）は第２の書込み信号
、（ヲ）は第２の読出し信号、（ワ）はメモリアドレス
である。 なお、各図中同一符号は同一または相当部分を示す。 第 １ 図
ブロック図、第２図は本発明の動作原理を説明するため
のタイミング図、第３図は従来のメモリ制御装置のブロ
ック図、第４図は従来のメモリ制御装置の動作原理を説
明するためのタイミング図である。 図において、（１）は第１のデータ制御回路、（２）は
第２のデータ制御回路、（３）はＦＣＣ発生回路、（４
）は第１のメモ１ハ（５）は第２のメモリ、（６）は書
込み／読出し制御回路、（７）はＥＣＣ用メモリ、（８
）は書込み制御回路、（イ）は第１の入力データ信号群
。 （ロ）は第１の入力データ選択信号、（／＼）は第１の
出力データ信号群、（ニ）は第２の入力データ信号群、
（ホ）は第２の入力データ選択信号、（へ）は第２の出
力データ信号群、（ト）はＦＣＣ，（チ）は書込みタイ
ミング信号、（す）は第１の書込み信号。 （ヌ）は第１の読出し信号、（ル）は第２の書込み信号
、（ヲ）は第２の読出し信号、（ワ）はメモリアドレス
である。 なお、各図中同一符号は同一または相当部分を示す。 第 １ 図
Claims (1)
- 第１の入力データ信号群と第１の入力データ選択信号を
入力とし、第１の入力データ選択信号により第１の入力
データ信号群またはハイ・インピーダンス（Ｈｉｇｈ
Ｉｍｐｅｄａｎｓｅ）を第１の出力データ信号群として
出力する第１のデータ制御回路と、第２の入力データ信
号群と第２の入力データ選択信号を入力とし、第２の入
力データ選択信号により第２の入力データ信号群または
ハイ・インピーダンス（Ｈｉｇｈ Ｉｍｐｅｄａｎｓｅ
）を第２の出力データ信号群として出力する第２のデー
タ制御回路と、第１の出力データ信号群と第２の出力デ
ータ信号群を入力とし決められたエラー検出修正コード
を出力するエラー検出修正コード発生回路と、第１の入
力データ選択信号と第２の入力データ選択信号及び第１
の入力データ信号群と第２の入力データ信号群をメモリ
に入力するための書込みタイミング信号を入力とし、上
記第１の出力データ信号群を接続する第１のメモリの書
込み／読出しを制御する第１の書込み／読出し信号と上
記第２の出力データ信号群を接続する第２のメモリの書
込み／読出しを制御する第２の書込み／読出し信号を出
力する書込み／読出し制御回路から構成されたメモリ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045941A JPH02224162A (ja) | 1989-02-27 | 1989-02-27 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045941A JPH02224162A (ja) | 1989-02-27 | 1989-02-27 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224162A true JPH02224162A (ja) | 1990-09-06 |
Family
ID=12733301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045941A Pending JPH02224162A (ja) | 1989-02-27 | 1989-02-27 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224162A (ja) |
-
1989
- 1989-02-27 JP JP1045941A patent/JPH02224162A/ja active Pending
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