JPH0239888B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は第１トランジスタおよび第２トランジ
スタを有してなる第１ロングテール対と、第３ト
ランジスタおよび第４トランジスタを有してなる
第２ロングテール対と、第１電位供給点と、該第
１ロングテール対の一方のトランジスタの出力電
極との間に接続した第１負荷インピーダンスと、
それぞれ、該第３トランジスタおよび第４トラン
ジスタの出力電極と第２および第３電位供給点と
の間に接続した第２および第３負荷インピーダン
スとを有し、前記第１ロングテール対の他方のト
ランジスタの出力電極を第４電位供給点に接続
し、さらに第１負荷インピーダンスを第２ロング
テール対の一方のトランジスタの制御電極に結合
する第１結合手段と、第２負荷インピーダンスを
前記第２トランジスタの制御電極に結合する第２
結合手段と、それぞれ該第１および第２結合手段
を第１基準電位点に接続する第１容量素子および
第２容量素子を有し、これによつて、前記第２ロ
ングテール対の一方のトランジスタを含む第１電
圧・電流交換器を介して該第１容量素子を該第２
容量素子に結合し、また前記第２トランジスタを
含む第２電圧・電流変換器を介して該第２容量素
子を該第１容量素子に結合し、これら変換器の一
方を通る信号通路は関連の対のうちの１つのトラ
ンジスタのみを通過するようにすることにより該
変換器は反転形増幅器となる如くするとともに、
これら変換器の他方の変換器を通る信号通路は関
連の対の双方のトランジスタを通過させることに
より非反転形変換器を形成せしめ、さらに信号入
力を第１トランジスタの制御電極に結合する第３
手段を設け、該第１トランジスタを含む第１増幅
器を介して該信号入力を該第１容量素子に結合さ
せるようにし、第２基準電位点を第２の対の他方
のトランジスタの制御電極に結合する第４手段
と、第３負荷インピーダンスを信号出力に結合す
る第５手段を設け、第４トランジスタを含む第２
増幅器を介して該第１容量素子を該信号出力に結
合し、かつ前記第１容量素子に直列または並列に
配置した抵抗を含む濾波回路に関するものであ
る。

従来技術 この種回路については、例えば、1978年６月発
行の“固体回路に関するアイ・イー・イー・イ
ー・ジヤーナル・オブ・ソリツド・ステート・サ
ーキツツ（IEEE Journal of solid state
circuits）”、Vol.SC−13，No.３，303〜307頁（特
に305頁の第７図関連）に記載されているケー・
ダブリユー・モールデイング及びジー・エー・ウ
イルソン（K.W.Moulding＆G.A.Wilson）によ
る論文“映像周波数における全集積５−ジヤイレ
ータ フイルタ（Ａ Fully integrated five‐
gyrator filtor）”に発表されていて既知である。
この既知の回路は帯域フイルタとして作動し、こ
の場合、相互に接続した第１および第２の電圧・
電流変換器は、それぞれ２つのポートに負荷とし
て第１および第２容量素子を接続したジヤイレー
タ回路を構成する。かくして、第１容量素子を接
続したポートは、他方のポートが第２容量素子に
より負荷されていることにより、誘導性を呈する
ため、第１増幅器を介して第１容量素子と関連ポ
ートの並列結合に入力信号を供給し、この並列結
合の両端にあらわれる信号を第２増幅器を介して
抽出するようにしたとき、入力／出力特性は２次
の帯域通過特性を有する。

また、昨今は原価の低減および信頼性の観点か
ら、電気回路のできるだけ多くを集積回路状に構
成することがきわめて重要なこととなつており、
実際には、特にテレビジヨン受像機において、
個々のインダクタンスおよびコンデンサにより形
成されるフイルタ回路を集積回路で置換しうるよ
うにすることが既知の帯域フイルタの開発の理由
となつていた。

また、集積回路状に形成するを可とするテレビ
ジヨン受像機の他の構成素子としては、通常、受
像機内において、テレビジヨン輝度信号に色信号
と同じ総合遅延を与えるために配置する必要のあ
る“輝度遅延線”と呼ばれる素子がある。前記輝
度遅延線は、通常、約400nsの遅延を生ずるもの
でなければならず、また輝度信号の全周波数範囲
にわたつてほぼ一定の振幅対周波数特性を有し、
かつ、この周波数範囲にわたつてほぼ直線的な位
相特性を呈するものでなければならない。理論的
には、集積化を可能とするため、他のポートに容
量性負荷を与えるようにしたジヤイレータ回路の
一方のポートにより任意の所要インダクタンスを
形成させるようにした適当ないわゆる“全通過”
回路網に上述の諸特性をもたせることができる。
このような回路の集積化を成功させるには、必要
とするチツプ面積を最小にするため、回路素子の
数をできるだけ少なくとするとともに、その総合
特性が回路の製造中におけるスプレツド現象に対
してできるだけ感受性が少なくなるよう設計する
必要がある。本発明の目的は、上述の諸特性を具
えた“全通過”回路を提供しようとするものであ
る。

発明の開示 この目的のため、本発明回路配置においては、
濾波回路に第２抵抗を設け、この第２抵抗は、前
記信号入力から第１トランジスタの出力電極への
信号通路に含まれている第１トランジスタの共通
電極と、第２基準電位点より第２ロングテール対
の前記他方のトランジスタの出力電極への信号通
路に含まれている第４トランジスタで、その出力
電極が信号出力に接続されているトランジスタの
共通電極との間の接続を形成しており、これによ
つて前記信号入力より前記信号出力へ、該第２抵
抗を介して非反転信号通路が形成される如くし、
さらに該第２抵抗は本濾波回路配置が、“全通過”
濾波回路を構成する如くの値に選定したことを特
徴とする。

前記各基準電位点は、必要に応じて、同一ポイ
ントによりすべてを形成することも可能である。

かくして、本明細諸の冒頭に記載の回路配置に
適当な値の第２抵抗を付加するのみで、全通過回
路が得られることがわかる。また、前記の上述形
式回路配置は、簡易化に適し、しかも、ロングテ
ール対を使用することにより、製造中におけるス
プレツド現象に対し不感となるような構造を有し
ており、したがつて、この回路配置に第２抵抗を
付加するのみで形成するようにした“全通過”回
路にもこれと同じような特性をもたせることがで
きる。

ここで銘記すべきは、既知のように、（例えば、
アラム ブタツク（Aram Budak）、ホートン
ミフリン社（Haughton Mifflin Co）の著書
“受動および能動回路網の解析と合成（Passive
and Active Network Analysis and
Synthesis）”445頁参照。）２次の全通過函数は２
次の帯域通過函数から適当な定数を減ずることに
より形成できるということである。

SW₀／S²＋SW₀／Ｑ＋W₀ ²−Ｑ／２＝Ｑ／２ S²−SW⁰／Ｑ＋W₀ ²／S²＋SW₀／Ｑ＋W₀ ² （ここで Ｓ＝jw） 換言すれば、全通過回路は特定の回路品質Ｑを
有する帯域フイルタを通る信号通路をＱ／２の利
得を有する反転増幅器で分路することにより得る
ことができる。

また、該第１結合手段（結線）を該第１負荷イ
ンピーダンスから該第３トランジスタの制御電極
まで伸長させるようにした場合は、該信号入力か
ら該第１トランジスタの出力電極に至る信号通路
内に含まれる該トランジスタを該第１トランジス
タにより構成し、該基準電位点から該第２の対の
他方のトランジスタの出力電極に至る信号通路内
に含まれる該トランジスタを該第４トランジスタ
により構成する。このような構成は特に簡単な回
路配置を提供することを可能とするが、一方で
は、信号入力と信号出力間の２つの信号通路（第
１容量素子を通る信号路と第２容量素子を通る信
号路）間にある程度の相互作用が生ずることを余
儀なくされる。上記のような相互作用は、第１お
よび第４トランジスタの各々に関連の対のテール
に接続した第１共通電極ならびに該第２抵抗に接
続した第２共通電極を設けることによりこれを減
少させることができる。

また、２つの信号通路間の相互作用を減少させ
る他の方法の場合は、該信号入力から該第１トラ
ンジスタの出力電極に至る信号通路内に含まれる
該トランジスタを第５トランジスタにより構成し
て、該第５トランジスタの制御電極に信号入力を
接続するととにも、その共通電極を該第１トラン
ジスタの制御電極に接続し、該基準電位点から該
第２の対の他方のトランジスタの出力電極に至る
信号通路内に含まれる該トランジスタを第６トラ
ンジスタにより構成して、該第６トランジスタの
制御電極を該基準電位点に接続するとともに、そ
の共通電極を該第２の対の他方のトランジスタの
制御電極に接続するようにしている。また、この
場合、回路の対称性を助長し、かつ、必要に応じ
て全体を通じてのD.Cカツプリングを容易にする
ためには、該第１容量素子を該第１負荷インピー
ダンスに接続し、該第２容量素子を該第２負荷イ
ンピーダンスに接続するほか、該第１結線内に第
７トランジスタを配置して該第７トランジスタの
制御電極を該第１負荷インピーダンスに接続する
とともに、その共通電極を該第２の対の一方のト
ランジスタの制御電極に接続し、さらに該第２結
線内に第８トランジスタを配置して、該第８トラ
ンジスタの制御電極を該第２負荷インピーダンス
に接続し、その共通電極を該第２トランジスタの
制御電極に接続するようにすることが望ましい。

実施例 以下図面により本発明を説明する。

第１図示“全通過”回路は第１のロングテール
対のトランジスタ１，２および第２のロングテー
ル対のトランジスタ３，４を含み、前記トランジ
スタ１および２の共通電極、すなわちエミツタを
それぞれ等しい抵抗値を有する抵抗６および７を
介して定電流源５に接続し、トランジスタ３およ
び４のエミツタをそれぞれ等しい抵抗値を有する
抵抗９および１０を介して定電流源８に接続す
る。また、トランジスタ１，３および４の出力電
極、すなわちコレクタをそれぞれ定電流源１１，
１２および１３の形状の第１、第２および第３負
荷インピーダンスを介して正電圧源端子１４に接
続し、トランジスタ２の出力電極、すなわちコレ
クタを直接端子１４に接続する。

また、負荷インピーダンス１１からトランジス
タ３の制御電極、すなわちベースには第１結合手
段、すなわち結線１５を伸長させ、負荷インピー
ダンス１２からトランジスタ２の制御電極、すな
わちベースには第２結合手段、すなわち結線１６
を伸長させる。さらに、前記結線１５および１６
を、それぞれ例えば、逆バイアスｐ−ｎ結合によ
り形成するを可とする第１および第２容量素子１
７および１８を介して基準電位点（アース）１９
に接続して、トランジスタ３を含む第１の反転形
電圧・電流変換器を介して容量素子１７を容量素
子１８に結合させるようにするとともに、トラン
ジスタ２および１を含む第２の非反転形電圧・電
流変換器を介して容量素子１８を容量素子１７に
結合させるようにする。

また、信号入力端子２０をトランジスタ１の制
御電極またはベースに接続し、トランジスタ１を
含む第１の反転形増幅器を介して入力端子２０を
容量素子１７に結合させるほか、トランジスタ４
の制御電極、すなわちベースを基準電位点（アー
ス）に接続する。さらに、定電流源１３の共通点
およびトランジスタ４の出力電極、すなわちコレ
クタを信号出力端子２１に接続し、トランジスタ
３および４を含む非反転形増幅器を介して容量素
子１７を出力電極２１に結合させるようにすると
ともに、回路の品質すなわちＱを決定する抵抗２
２を容量素子１７に並列に接続する。また、トラ
ンジスタ１の第２共通電極、すなわちエミツタを
第２抵抗２３を介してトランジスタ４の第２共通
電極、すなわちエミツタに接続し、入力端子２０
から抵抗２３を介して出力端子２１に至る非反転
信号通路を形成せしめる。前記トランジスタ１お
よび４の第２エミツタには、抵抗２３の中央タツ
プとアース間に接続した定電流源３４により適当
な順方向バイアス電流を供給するようにする。

抵抗２３がない場合は、第１図示回路は帯域フ
イルタを構成し、相互に接続した前述の第１反転
形電圧・電流変換器および第２非反転形電圧・電
流変換器は、その第１ポート２４の両端を容量１
７と抵抗２２の並列結合に接続し、第２ポート２
５の両端を容量素子１８に接続したジヤイレータ
回路を形成する。この場合、第１ポート２４は容
量素子１７と抵抗２２の並列結合に対して誘導的
に見えるので、容量素子１７および抵抗２２がな
い場合、第１ポート２４の両端は減衰並列共振回
路の端子として作動する。したがつて、端子２０
に入力信号を供給した場合、信号はトランジスタ
１を介して反転形式でこの並列共振回路に供給さ
れ、この並列共振回路の両端の信号はトランジス
タ３および４を介して非反転形式で出力端子２１
に供給される。また、共振回路の共振周波数W₀
は理想的には次式で与えられる。

W₀＝g₀（C₁C₂）^-1/2 ここで、C₁およびC₂は容量素子１７および１
８の容量、g₀は前述の各電圧・電流変換器の相互
コンダクタンスである（実際には必ずしもそうは
いかないが、２つの変換器は同じ大きさの相互コ
ンダクタンスをもつものと仮定する。）いま、R₁
およびR₂をそれぞれ抵抗６と７の抵抗値の和お
よび抵抗９と１０の抵抗値の和とした場合、上記
のW₀に関する式は次のように表される。

W₀＝（R₁R₂C₁C₂）^-1/2 周波数が高い場合は、これらの理想式はパラシ
テイツクリアクタンスの存在により修正する必要
がある。

また、抵抗２３を配置していることにより、端
子２０における入力信号に比例する信号には、端
子２１におけるもとの帯域通過回路の出力信号が
加算される。この信号は、実際には、端子２０か
らポート２４を介して端子２１に至る信号通路内
に反転が生ずることにより逆位相で加算される。
また、抵抗２３の値は、端子２０から端子２１ま
での利得がＱ／２に等しくなるようにこれを選定
する。ただし、Ｑは前述の減衰並列共振回路の回
路品質を表す値で、抵抗２２の抵抗値と共振周波
数W₀における容量素子１７のリアクタンスとの
比に等しい。この利得の値を与えるには、抵抗２
３の抵抗値R₃を次式のように選定する必要があ
る。

R₃＝２／（W₀C₂Q）−R₁ ここで、C₂およびR₁は前述したものと同様で
ある（ただし、トランジスタのエミツタ抵抗R₁
およびR₂に比し無視しうるものとし、定電流源
３４のインピーダンスはR₃に比し大きいものと
する）。

かくして、図示の全回路配置により全通過回路
を形成することができる。

図においては、簡単のため、トランジスタ４の
ベースは直接アースに接続するよう図示してある
が、実際には、既知の方法で適当なバイアス電位
源に接続し、第２ロングテール対のトランジスタ
３，４が休止状態でバランスするようにする。ま
た、入力端子２０におけるDCレベルは、当然、
ロングテール対のトランジスタ１，２も休止状態
でバランスするよう選定する。さらに、抵抗６，
７，９および１０の値ならびに電流源５，８，１
２および１３の出力電流を適当に選定して、休止
状態において抵抗２３の２つの端部における電位
が等しくなるようにする必要がある。この場合、
抵抗６，７，９および１０の値は、例えば1KΩ
程度に選定するを可とする。また、定電流源は、
例えば、高抵抗値を有し、適当なバイアスを与え
た共通エミツタモードのトランジスタ（電流源１
１，１２および１３に対してはpnp形トランジス
タ、電流源５，８および３４に対してはnpn形ト
ランジスタ）、もしくは、そのゲートをソースに
接続したデプレーシヨン（空乏）モードのFET、
すなわち電界効果トランジスタ（電流源１１，１
２および１３に対してはｐ−チヤネルFET、電
流源５，８および３４に対してはｎ−チヤネル
FET）により適宜構成することができる。

第１図においては、トランジスタ１および４の
第２エミツタ間に抵抗２３を相互接続している
が、この代わりにトランジスタ１および４をシン
グルエミツタトランジスタにより構成して、抵抗
６の一端と抵抗２３の一端をトランジスタ１のエ
ミツタに接続し、定電流源３４を省略することも
できる。この代替回路は図示回路に比しやや簡単
となるが、端子２０から端子２１に至る２つの信
号通路間には、図示回路の場合より大きい相互作
用が生ずる傾向がある。この代替回路において
は、種々のバイポーラトランジスタを電界効果ト
ランジスタに置き換えることができる。

第１図の各トランジスタのベースには、必要に
応じて、例えば、10KΩ程度のエミツタ負荷抵抗
を有する個々のエミツタフオロワ（図示を省略）
を介して給電するようにすることもできる。この
ようなエミツタフオロワは使用するDCカツプリ
ングに必要なDCレベルシフトを与えることがで
きる。このようなエミツタフオロワを配置するに
当たつて、トランジスタ４のベースに給電するエ
ミツタフオロワのコレクタを出力端子２１に接続
するようにする場合は、抵抗２３はトランジスタ
１および４のエミツタ間でなく、トランジスタ１
および４のベースに給電するエミツタフオロワ
トランジスタのエミツタ間に接続するようにする
ことが望ましい。この場合、抵抗２３よりの出力
電流は出力端子２１に導出されなければならな
い。

このような回路を第２図に示す。第２図におい
ては、第１図に示す構成素子と同じ構成素子に関
しては同一符号数字を用いて表示してある。

第２図に示す回路はほとんどが第１図示回路と
同じであるが、この場合は、入力端子２０からエ
ミツタ抵抗２７を有する第５エミツタフオロワ
トランジスタ２６を介してトランジスタ１に給電
するようにし、トランジスタ４のベースを第６ト
ランジスタ３２のエミツタに接続し、前記トラン
ジスタ３２のコレクタを出力端子２１に接続し、
そのベースを大地電位（実際には、第１図のトラ
ンジスタ４のベースと同じ適当なバイアス電位
源）に接続し、そのエミツタを抵抗２３を介して
大地電位に接続するとともに、エミツタ抵抗３１
を有する第７エミツタ フオロワトランジスタ３
０を介して容量素子１７からトランジスタ３に給
電するようにし、エミツタ抵抗２９を有する第８
エミツタ フオロワトランジスタ２８を介して容
量素子１８からトランジスタ２に給電するように
している。また、この場合、抵抗２３はトランジ
スタ２６のエミツタとトランジスタ３２のエミツ
タ間に接続するようにする。

第２図示回路は、各エミツタ フオロワトラン
ジスタにより所要のDCレベルを与えるようにし
ていること以外は、第１図示回路と同様に作動す
る。また、図示回路では抵抗２３の接続点が変わ
ることにより、回路を全通過回路として構成した
場合は、回路の他の任意のパラメータの項におけ
るR₃の値を表わす式は、第１図示回路に適用さ
れる式と催かに異なり、第２図示回路に対しては
次式のようになる。

R₃＝２／（W₀C₂Q） ここで各記号は前述したものと同じ意味を有す
る。

この場合にも第１図の場合と同様に、端子２０
およびトランジスタ３２のベースにおけるDC電
位は対１，２および対３，４の各々が休止状態に
おいてバランスするよう選定し、また、抵抗２７
および３３の値は抵抗２３の両端における電位が
等しくなるよう選定する必要がある。また、同様
に、抵抗６，７，９，１０の抵抗値は1KΩの程
度とし、エミツタ抵抗２７，２９，３１，３３の
値は10KΩ程度とすることが望ましい。さらに、
定電流源については、第１図示回路に関し前述し
たように、高抵抗値を有する抵抗、適当にバイア
スを与えた共通エミツタモードのトランジスタあ
るいはそのゲートをソースに接地するようにした
空乏（デプレーシヨン）モードのFETにより形
成することができる。

第２図に示すバイポーラトランジスタは必要に
応じて電界効果トランジスタ（FET）に代替さ
せてもよく、さらに、電源電位を逆極性としてす
べてのトランジスタを反対の導電形式のトランジ
スタに置き換えることもできる。

抵抗２２は容量素子１７に並列でなく、容量素
子１７と直列に配置することもできる。この場合
には、回路の良さＱの値は周波数W₀における容
量素子１７のリアクタンスと抵抗２２の抵抗値と
の比に等しくなる。さらに、抵抗２２を容量素子
１８に直列もしくは並列となるような回路内のポ
イントに移動させることもできる。この場合に
は、それぞれにおける回路の良さＱの値は、周波
数W₀における容量素子１８のリアクタンスと抵
抗２２の抵抗値との比、ならびに抵抗２２の抵抗
値と周波数W₀における容量素子１８のリアクタ
ンスとの比に等しくなる。

容量素子１７および１８は第１図および第２図
に示すようにアースに戻す代わりに、例えば、こ
れらが逆バイアスｐ−ｎ接合により形成されてい
る場合は適当な逆バイアス電位源のような他の定
電位点に戻すようにすることもできる。このよう
な場合には、容量素子１７および１８の１つに並
列でなく、むしろ直列に抵抗２２を配置すること
が望ましい。

第２図示回路は、必要に応じて、トランジスタ
１および２のコレクタ接続を交換し、またトラン
ジスタ３および４のコレクタ接続を交換して、ト
ランジスタ１のコレクタを端子１４に接続し、ト
ランジスタ２のコレクタを定電流源１１、容量素
子１７および抵抗２２に接続し、また、トランジ
スタ３のコレクタを定電流源１３、端子２１およ
びトランジスタ３２のコレクタに接続し、トラン
ジスタ４のコレクタを定電流源１２および容量素
子１８に接続するよう変形することもできる。こ
の場合には、容量素子１７から容量素子１８に至
る信号通路は非反転形、容量素子１８から容量素
子１７に至る信号通路は反転形、入力端子２０か
ら容量素子１７に至る信号通路は非反転形、ま
た、容量素子１７から出力端子２２に至る信号通
路は反転形となる。

第２図示回路に構成した0.65のＱの値を有する
実際の回路の場合は、100nSの遅延を生じ、
5MHzまでの入力信号周波数に対して満足に作動
した。また、このような回路を若干個縦続接続す
ることにより、１つの回路のみにより得られる遅
延に比しより大きい遅延を与えうること明らかで
ある。

【図面の簡単な説明】

第１図は本発明回路の第１実施例を示す回路
図、第２図は本発明回路の第２実施例を示す回路
図である。 １，２，３，４…トランジスタ、５，８，１
１，１２，１３，３４…定電流源（負荷インピー
ダンス）、６，７，９，１０，２２，２３…抵抗、
１４…正電位源、１５，１６…結線（結合手段）、
１７，１８…容量素子、１９…基準電位点（アー
ス）、２０，２１…端子、２４，２５…ポート、
２６，２８，３０，３２…エミツタ フオロワ
トランジスタ、２７，２９，３１，３２…エミツ
タ抵抗。

Claims (1)

1. 【特許請求の範囲】 １ 第１トランジスタ１および第２トランジスタ
   ２を有してなる第１ロングテール対１，２と、第
   ３トランジスタ３および第４トランジスタ４を有
   してなる第２ロングテール対３，４と、第１電位
   供給点１４と、該第１ロングテール対１，２の一
   方のトランジスタ１の出力電極との間に接続した
   第１負荷インピーダンス１１と、それぞれ、該第
   ３トランジスタ３および第４トランジスタ４の出
   力電極と第２および第３電位供給点１４との間に
   接続した第２および第３負荷インピーダンス１
   ２，１３とを有し、前記第１ロングテール対１，
   ２の他方のトランジスタ２の出力電極を第４電位
   供給点１４に接続し、さらに第１負荷インピーダ
   ンス１１を第２ロングテール対３，４の一方のト
   ランジスタ３の制御電極に結合する第１結合手段
   １５と、第２負荷インピーダンス１２を前記第２
   トランジスタ２の制御電極に結合する第２結合手
   段１６と、それぞれ該第１および第２結合手段１
   ５，１６を第１基準電位点１９に接続する第１容
   量素子１７および第２容量素子１８を有し、これ
   によつて、前記第２ロングテール対３，４の一方
   のトランジスタ３を含む第１電圧・電流交換器３
   を介して該第１容量素子１７を該第２容量素子１
   ８に結合し、また前記第２トランジスタ２を含む
   第２電圧・電流変換器１，２を介して該第２容量
   素子１８を該第１容量素子１７に結合し、これら
   変換器の一方３を通る信号通路は関連の対３，４
   のうちの１つのトランジスタ３のみを通過するよ
   うにすることにより該変換器３は反転形増幅器と
   なる如くするとともに、これら変換器の他方の変
   換器１，２を通る信号通路は関連の対１，２の双
   方のトランジスタ１，２を通過させることにより
   非反転形変換器を形成せしめ、さらに信号入力２
   ０を第１トランジスタ１の制御電極に結合する第
   ３手段を設け、該第１トランジスタ１を含む第１
   増幅器１を介して該信号入力２０を該第１容量素
   子１７に結合させるようにし、第２基準電位点１
   ９を第２の対３，４の他方のトランジスタ４の制
   御電極に結合する第４手段と、第３負荷インピー
   ダンス１３を信号出力２１に結合する第５手段を
   設け、第４トランジスタ４を含む第２増幅器３，
   ４を介して該第１容量素子１７を該信号出力２１
   に結合し、かつ前記第１容量素子１７に直列また
   は並列に配置した抵抗２２を含む濾波回路におい
   て、 本濾波回路に第２抵抗２３を設け、 この第２抵抗２３は、 前記信号入力２０から第１トランジスタ１の出
   力電極への信号通路に含まれている第１トランジ
   スタ（１／26）の共通電極と、第２基準電位点１
   ９より第２ロングテール対３，４の前記他方のト
   ランジスタ４の出力電極への信号通路に含まれて
   いる第４トランジスタ（４／32）で、その出力電
   極が信号出力２１に接続されているトランジスタ
   （４／３）の共通電極との間の接続を形成してお
   り、 これによつて前記信号入力２０より前記信号出
   力２１へ、該第２抵抗２３を介して非反転信号通
   路が形成される如くし、 さらに該第２抵抗２３は本濾波回路配置が、
   “全通過”濾波回路を構成する如くの値に選定し
   たことを特徴とする濾波回路。 ２ 第１負荷インピーダンス１１より第３トラン
   ジスタ３の制御電極に、前記第１結合手段１５が
   接続されている特許請求の範囲第１項記載の濾波
   器において、 信号入力２０より第１トランジスタ１の出力電
   極に至る信号通路内に含まれる前記トランジスタ
   （１／26）は、第１トランジスタ１を有し、かつ
   第２基準電位点１９より第２ロングテール対３，
   ４の前記他方のトランジスタ４へ至る信号通路内
   に含まれる前記トランジスタ（４／32）は、前記
   第４トランジスタ４を有してなることを特徴とす
   る濾波回路。 ３ 第１トランジスタ１および第４トランジスタ
   ４の各々は関連の対１，２；３，４のテールに接
   続した第１共通電極ならびに前記第２抵抗２３に
   接続した第２共通電極を具えることを特徴とする
   特許請求の範囲第２項記載の全通過濾波回路。 ４ 信号入力２０から第１トランジスタ１の出力
   電極に至る信号通路内に含まれる該トランジスタ
   （１／26）は、第５トランジスタ２６を有し、こ
   の第５トランジスタ２６の制御電極に前記信号入
   力２０を接続し、かつ第５トランジスタ２６の共
   通電極を第１トランジスタ１の制御電極に接続
   し、またその出力電極を第５供給電位点１４に接
   続し、さらに第２基準電位点１９から第２のロン
   グテール対３，４の他方のトランジスタ４の出力
   電極に至る信号通路内に含まれる前記トランジス
   タ（４／32）は、第６トランジスタ３２を有して
   構成され、該第６トランジスタ３２の制御電極を
   該第２基準電位点１９に接続し、かつ第６トラン
   ジスタ３２の共通電極を第２ロングテール対３，
   ４の前記他方のトランジスタ４の制御電極に接続
   しかつ、第６トランジスタ３２の出力電極を前記
   他方のトランジスタ４の出力電極に接続したこと
   を特徴とする特許請求の範囲第１項記載の回路。 ５ 第１容量素子１７を第１負荷インピーダンス
   １１に接続し、第２容量素子１８を第２負荷イン
   ピーダンス１２に接続し、第１結合手段１５内に
   第７トランジスタ３０を配置し、該第７トランジ
   スタ３０の制御電極を該第１負荷インピーダンス
   １１に接続し、出力電極を第６供給電位点１４に
   接続し、またその共通電極を第２ロングテール対
   ３，４の前記一方のトランジスタ３の制御電極に
   接続し、さらに前記第２結合手段１６内に第８ト
   ランジスタ２８を配置して、該第８トランジスタ
   ２８の制御電極を第２負荷インピーダンス１２に
   接続し、その出力電極を第７供給電位点１４に接
   続し、その共通電極を第２トランジスタ２の制御
   電極に接続したことを特徴とする特許請求の範囲
   第４項記載の全通過濾波回路。 ６ 前記各供給電位点１４と、前記各基準電位点
   １９とを互いに接続してなる特許請求の範囲第４
   項記載の全通過濾波回路。