JPH0585083B2 - - Google Patents
Info
- Publication number
- JPH0585083B2 JPH0585083B2 JP1381286A JP1381286A JPH0585083B2 JP H0585083 B2 JPH0585083 B2 JP H0585083B2 JP 1381286 A JP1381286 A JP 1381286A JP 1381286 A JP1381286 A JP 1381286A JP H0585083 B2 JPH0585083 B2 JP H0585083B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- buffer amplifier
- output
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は基準電圧発生器などのバツフア増幅回
路に係り、特に広帯域で出力インピーダンスの低
い小形で経済的なバツフア増幅回路に関する。
路に係り、特に広帯域で出力インピーダンスの低
い小形で経済的なバツフア増幅回路に関する。
従来の計測器などの単極性および両極性の基準
電圧源において、負荷電流の高速な変動に対して
も出力電圧が変化しないように安定化するため、
負帰還をもつオペアンプなどによる低出力インピ
ーダンスのバツフア増幅回路が用いられている。
とくに負荷電流がFETやトランジスタなどで高
速にオンオフされるとオペアンプのみでは追従で
きず、高周波領域で出力インピーダンスが高くな
る。このため出力電圧の変動が生じてしまうの
で、より高帯域で低インピーダンスの回路が必要
となり、かつ部品点数の少ない小形なバツフア増
幅回路が求められている。
電圧源において、負荷電流の高速な変動に対して
も出力電圧が変化しないように安定化するため、
負帰還をもつオペアンプなどによる低出力インピ
ーダンスのバツフア増幅回路が用いられている。
とくに負荷電流がFETやトランジスタなどで高
速にオンオフされるとオペアンプのみでは追従で
きず、高周波領域で出力インピーダンスが高くな
る。このため出力電圧の変動が生じてしまうの
で、より高帯域で低インピーダンスの回路が必要
となり、かつ部品点数の少ない小形なバツフア増
幅回路が求められている。
第５図は従来のこの種のバツフア増幅回路の一
例を示すブロツク図である。第５図において、こ
のバツフア増幅回路は、負帰還をもつオペアンプ
１と、高速増幅器２と、出力増幅器３と、負荷容
量Ｃとから構成され、その出力インピーダンスは
高い周数では負荷容量Ｃによつて決定され、低い
周波数では高速増幅器２の負帰還により低減さ
れ、オプアンプ１は高精度の電圧を実現するため
に設けられる。このようにして一般に容量負荷の
回路は負帰還ループに第２のポールが発生するた
め負帰還を安定に施すことが困難であるが、これ
を高速増幅器２を設けてこれにマイナーフイード
バツクなる負帰還を施す方法を導入することによ
り解決し、多量にかつ高い周波数まで負帰還を施
すことを可能にして、広い周波数にわたり出力イ
ンピーダンスの低い回路を実現している。
例を示すブロツク図である。第５図において、こ
のバツフア増幅回路は、負帰還をもつオペアンプ
１と、高速増幅器２と、出力増幅器３と、負荷容
量Ｃとから構成され、その出力インピーダンスは
高い周数では負荷容量Ｃによつて決定され、低い
周波数では高速増幅器２の負帰還により低減さ
れ、オプアンプ１は高精度の電圧を実現するため
に設けられる。このようにして一般に容量負荷の
回路は負帰還ループに第２のポールが発生するた
め負帰還を安定に施すことが困難であるが、これ
を高速増幅器２を設けてこれにマイナーフイード
バツクなる負帰還を施す方法を導入することによ
り解決し、多量にかつ高い周波数まで負帰還を施
すことを可能にして、広い周波数にわたり出力イ
ンピーダンスの低い回路を実現している。
第６図は従来のバツフア増幅回路の一例を示す
両極性の回路図である。第６図において、トラン
ジスタQ5，Q6，Q7が第５図の高速増幅器２を構
成し、トランジスタQ8，Q9，Q10が出力増幅器３
を構成する。このバツフア増幅回路では、出力電
流は流れ出しおよび流れ込みの両極性の電流を出
力できる。この回路の使用トランジスタ数は６個
である。
両極性の回路図である。第６図において、トラン
ジスタQ5，Q6，Q7が第５図の高速増幅器２を構
成し、トランジスタQ8，Q9，Q10が出力増幅器３
を構成する。このバツフア増幅回路では、出力電
流は流れ出しおよび流れ込みの両極性の電流を出
力できる。この回路の使用トランジスタ数は６個
である。
第７図は従来のバツフア増幅回路の他の一例を
示す単極性の回路図である。第７図において、ト
ランジスタQ9，Q71が第５図の出力増幅器３を構
成する。このバツフア増幅回路は第５図の回路を
単極性の一例として流れ出し電流のみを出力でき
るように変形した回路である。この回路の使用ト
ランジスタ数は５個である。
示す単極性の回路図である。第７図において、ト
ランジスタQ9，Q71が第５図の出力増幅器３を構
成する。このバツフア増幅回路は第５図の回路を
単極性の一例として流れ出し電流のみを出力でき
るように変形した回路である。この回路の使用ト
ランジスタ数は５個である。
しかし従来のバツフア増幅回路はさらに回路の
小形化などのために使用トランジスタ数を削減し
たい場合には限界がある。
小形化などのために使用トランジスタ数を削減し
たい場合には限界がある。
本発明の目的は広い周波数にわたつて出力イン
ピーダンスの低い回路をより小数のトランジスタ
で小形に構成できるバツフア増幅回路を提供する
にある。
ピーダンスの低い回路をより小数のトランジスタ
で小形に構成できるバツフア増幅回路を提供する
にある。
本発明は、入力端子に第１の入力を接続した演
算増幅器の出力に第１のトランジスタのベースを
接続し、そのエミツタを第１の抵抗を介して出力
端子に接続し、そのコレクタを第２のトランジス
タのベースに接続しかつ第２の抵抗を介して第１
の電源に接続し、第２のトランジスタのエミツタ
を第３の抵抗を介して第１の電源に接続し、その
コレクタを出力端子に接続し、出力端子と演算増
幅の第２の入力を接続し、出力端子と第２の電源
間にバイアス回路を接続して、出力増幅器および
高速増幅器の機能をもたせるようにしたバツフア
増幅回路である。
算増幅器の出力に第１のトランジスタのベースを
接続し、そのエミツタを第１の抵抗を介して出力
端子に接続し、そのコレクタを第２のトランジス
タのベースに接続しかつ第２の抵抗を介して第１
の電源に接続し、第２のトランジスタのエミツタ
を第３の抵抗を介して第１の電源に接続し、その
コレクタを出力端子に接続し、出力端子と演算増
幅の第２の入力を接続し、出力端子と第２の電源
間にバイアス回路を接続して、出力増幅器および
高速増幅器の機能をもたせるようにしたバツフア
増幅回路である。
以下に本発明の一実施例を第１図ないし第４図
により説明する。
により説明する。
第１図は本発明によるバツフア増幅回路の一実
施例を示す基本回路図である。第１図において、
このバツフア増幅回路は、入力端子INに一方の
入力（非反転入力）を接続する演算増幅器（オペ
アンプ）１の出力に第１のトランジスタQ1のベ
ースを接続し、そのエミツタを第１の抵抗R1を
介して負荷容量Ｃを有する出力端子OUTに接し、
このコレクタを第２のトランジスタのベースに接
続しかつ第２の抵抗R2を介して第１の電源（正
電源）VCCに接続し、第２のトランジスタQ2のエ
ミツタを第３の抵抗R3を介して第１の電源VCCに
接続し、そのコレクタを出力端子OUTに接続し、
出力端子OUTと演算増幅器（オペアンプ）１の
他方の入力（反転入力）を接続し、かつ出力端子
OUTと第２の電源（負電源）VEEの間にバイアス
回路４を接続して構成される。なおトランジスタ
Q1，Q2は従来の出力増幅器２（第５図）の機能
と高速増幅器３の機能とを同時に実現する増幅器
を構成する。
施例を示す基本回路図である。第１図において、
このバツフア増幅回路は、入力端子INに一方の
入力（非反転入力）を接続する演算増幅器（オペ
アンプ）１の出力に第１のトランジスタQ1のベ
ースを接続し、そのエミツタを第１の抵抗R1を
介して負荷容量Ｃを有する出力端子OUTに接し、
このコレクタを第２のトランジスタのベースに接
続しかつ第２の抵抗R2を介して第１の電源（正
電源）VCCに接続し、第２のトランジスタQ2のエ
ミツタを第３の抵抗R3を介して第１の電源VCCに
接続し、そのコレクタを出力端子OUTに接続し、
出力端子OUTと演算増幅器（オペアンプ）１の
他方の入力（反転入力）を接続し、かつ出力端子
OUTと第２の電源（負電源）VEEの間にバイアス
回路４を接続して構成される。なおトランジスタ
Q1，Q2は従来の出力増幅器２（第５図）の機能
と高速増幅器３の機能とを同時に実現する増幅器
を構成する。
この構成で、入力端子INの入力信号によるオ
ペアンプ１の出力信号はトランジスタQ1により
電圧増幅され、トランジスタQ2により電流増幅
されるため、出力端子OUTに大きな出力電流が
出力される。またトランジスタQ1，Q2は縦続接
続されたエミツタ接地型増幅器をなすので高速高
利得であり、出力端子OUTから負帰還がかかつ
ているため従来の高速増幅器の働らきをする。
ペアンプ１の出力信号はトランジスタQ1により
電圧増幅され、トランジスタQ2により電流増幅
されるため、出力端子OUTに大きな出力電流が
出力される。またトランジスタQ1，Q2は縦続接
続されたエミツタ接地型増幅器をなすので高速高
利得であり、出力端子OUTから負帰還がかかつ
ているため従来の高速増幅器の働らきをする。
つぎに本回路の出力インピーダンスについて説
明する。いまトランジスタQ1，Q2で得られる電
圧利得すなわち増幅器の閉ループ利得は次式で表
わされる。
明する。いまトランジスタQ1，Q2で得られる電
圧利得すなわち増幅器の閉ループ利得は次式で表
わされる。
Ａ＝AV×Ｇ×XC
ここでAVはトランジスタQ1の電圧増幅率、Ｇ
はトランジスタQ2の電圧−電流変換の相互コン
ダクタンス、Xcは出力端子OUTに接続されてい
る負荷容量Ｃのインピーダンスである。
はトランジスタQ2の電圧−電流変換の相互コン
ダクタンス、Xcは出力端子OUTに接続されてい
る負荷容量Ｃのインピーダンスである。
この増幅器の出力インピーダンスZ0は負帰還が
施されていないときには負荷容量Ｃのインピーダ
ンスXCとなるので、負帰還量（開ループ利得）
Ａの負帰還が施されたときには次のようになる。
施されていないときには負荷容量Ｃのインピーダ
ンスXCとなるので、負帰還量（開ループ利得）
Ａの負帰還が施されたときには次のようになる。
Z0＝XC／Ａ＝XC／（AV×Ｇ×XC）
＝１／（AV×Ｇ）
ここで抵抗R1，R2，R3の抵抗値を同じくR1，
R2，R3として用いると次のように表わせる。
R2，R3として用いると次のように表わせる。
AV＝R2／R1
Ｇ＝１／R3
したがつて、
Z0＝R1×R3／R2
ここで抵抗値R1，R2，R3を適当に選べば低出
力インピーダンスが実現できる。
力インピーダンスが実現できる。
またこの増幅器の動作周波数の限界は次式で表
わされる。
わされる。
Ａ＝AV×Ｇ×XC≧１
すなわち、
XC≧１／（AV×Ｇ）＝R1×R3／R2
したがつて負荷容量ＣのインピーダンスXCが
R1×R3／R2に低下する周波数以下の周波数では
負帰還の効果により出力インピーダンスZ0はZ0＝
R1×R3／R2となる。またこの周波数以上の周波
数では負荷容量Ｃの作用によりZ0＝XC≦R1×
R3／R2となる。このように広帯域にわたつて低
出力インピーダンスが実現される。
R1×R3／R2に低下する周波数以下の周波数では
負帰還の効果により出力インピーダンスZ0はZ0＝
R1×R3／R2となる。またこの周波数以上の周波
数では負荷容量Ｃの作用によりZ0＝XC≦R1×
R3／R2となる。このように広帯域にわたつて低
出力インピーダンスが実現される。
このようにして本実施例によれば、従来は別々
のトランジスタで構成されていた出力増幅器の機
能と高速増幅器の機能とを同時に上記した増幅器
でより少ない使用トランジスタ数で実現できる。
さらに上記の低出力インピーダンスの増幅器にオ
ペアンプ１を接続して高い電圧精度を実現してお
り、このオペアンプ１により施される負帰還によ
つて低い周波数での出力インピーダンスがさらに
低減される。
のトランジスタで構成されていた出力増幅器の機
能と高速増幅器の機能とを同時に上記した増幅器
でより少ない使用トランジスタ数で実現できる。
さらに上記の低出力インピーダンスの増幅器にオ
ペアンプ１を接続して高い電圧精度を実現してお
り、このオペアンプ１により施される負帰還によ
つて低い周波数での出力インピーダンスがさらに
低減される。
第２図は本発明によるバツフア増幅回路の他の
実施例を示す単極性の回路図である。第２図にお
いて、このバツフア増幅回路は、オペアンプ１
と、トランジスタQ1，Q2と、抵抗R1，R2，R3が
第１図の基本回路と同じ増幅器を構成し、かつト
ランジスタQ3を用いた定電流源を第１図のバア
イアス回路４ととするほか、オペアンプ１の出力
と第１のトランジスタQ1のベース間に抵抗R6を
挿入し、そのベースをトランジスタQ4のコレク
タに接続し、トランジスタQ4のエミツタを出力
端子OUTに接続し、そのベースを抵抗R4を介し
て出力端子OUTに接続、これらのトランジスタ
Q4と抵抗R4，R6により出力短絡保護のための電
流制限回路を構成して付加する。なお第１図の負
荷容量Ｃとして高い周波数において自己共振によ
るインピーダンスの上昇をおさえるために容量の
異なる負荷容量（コンデンサ）C1，C2，C3を複
数個並列に接続する。
実施例を示す単極性の回路図である。第２図にお
いて、このバツフア増幅回路は、オペアンプ１
と、トランジスタQ1，Q2と、抵抗R1，R2，R3が
第１図の基本回路と同じ増幅器を構成し、かつト
ランジスタQ3を用いた定電流源を第１図のバア
イアス回路４ととするほか、オペアンプ１の出力
と第１のトランジスタQ1のベース間に抵抗R6を
挿入し、そのベースをトランジスタQ4のコレク
タに接続し、トランジスタQ4のエミツタを出力
端子OUTに接続し、そのベースを抵抗R4を介し
て出力端子OUTに接続、これらのトランジスタ
Q4と抵抗R4，R6により出力短絡保護のための電
流制限回路を構成して付加する。なお第１図の負
荷容量Ｃとして高い周波数において自己共振によ
るインピーダンスの上昇をおさえるために容量の
異なる負荷容量（コンデンサ）C1，C2，C3を複
数個並列に接続する。
つぎに第３図は第２図の出力インピーダンスの
周波数特性例図である。第３図は第２図の抵抗
R1＝10Ω，R2＝1KΩ，R3＝10Ωとした場合の特
性を示し、この場合に出力インピーダンスZ0＝
R1×R3／R2で示されるのをトランジスタQ1，Q2
のエミツタのインピーダンスγe≒６，5Ωを考慮
して求めると次のようになる。
周波数特性例図である。第３図は第２図の抵抗
R1＝10Ω，R2＝1KΩ，R3＝10Ωとした場合の特
性を示し、この場合に出力インピーダンスZ0＝
R1×R3／R2で示されるのをトランジスタQ1，Q2
のエミツタのインピーダンスγe≒６，5Ωを考慮
して求めると次のようになる。
Z0＝（R1＋γe）（R3＋γe）／R2
＝（10＋6.5）（10＋6.5）／1000
＝272（mΩ）
これに対して第３図の出力インピーダンスZ0の
最大値は300mΩを示して上記理論値とほぼ一致
しており、かつ直流から100MHz以上までの広い
周波数にわたり低い出力インピーダンス値が得ら
れている。なおこの特性曲線における1MHz以上
での出力インピーダンスZ0のデイツプは負荷容量
（コンデンサ）C1，C2，C3の自己共振によるもの
で、この回路のように容量の異なるコンデンサを
複数個並列に接続することにより、高い周波数に
おける負荷容量Ｃの自己共振による出力インピー
ダンスの上昇をおさえることができる。
最大値は300mΩを示して上記理論値とほぼ一致
しており、かつ直流から100MHz以上までの広い
周波数にわたり低い出力インピーダンス値が得ら
れている。なおこの特性曲線における1MHz以上
での出力インピーダンスZ0のデイツプは負荷容量
（コンデンサ）C1，C2，C3の自己共振によるもの
で、この回路のように容量の異なるコンデンサを
複数個並列に接続することにより、高い周波数に
おける負荷容量Ｃの自己共振による出力インピー
ダンスの上昇をおさえることができる。
このようにして本実施例によれば、広い周波数
帯域において低出力インピーダンスを実現でき、
かつその特性は従来の第７図と同等のものが得ら
れるが、使用トランジスタ数は従来の５個に対し
て３個に削減でき、これにより回路の小型化およ
び低価格化が達成される。なお本実施例の単極性
は出力電流の流れ出し型の場合であるが、第２図
のトランジスタの極性のNPNをPNPに入れ替え
ることにより単極性を出力電流の流れ込み型にし
たバツフア増幅回路にすることもできる。
帯域において低出力インピーダンスを実現でき、
かつその特性は従来の第７図と同等のものが得ら
れるが、使用トランジスタ数は従来の５個に対し
て３個に削減でき、これにより回路の小型化およ
び低価格化が達成される。なお本実施例の単極性
は出力電流の流れ出し型の場合であるが、第２図
のトランジスタの極性のNPNをPNPに入れ替え
ることにより単極性を出力電流の流れ込み型にし
たバツフア増幅回路にすることもできる。
第４図は本発明によるバツフア増幅回路のさら
に他の実施例を示す両極性の回路図である。この
バツフア増幅回路は、第２図の単極性の流れ出し
型の回路と、そのトランジスタQ1，Q2の極性の
NPNをPNPに入れ替えたトランジスタQ11，Q21
および抵抗R11，R21，R31により構成した単極性
の流れ込み型の回路を組み合わせて両極性の回路
を構成する。この実施例によれば、従来の第６図
を同等の広い周波数にわたる低出力インピーダン
ス特性が得られるが、使用トランジスタ数は従来
の６個に対して５個（定電流源のトランジスタ１
個を含む）に削減される。
に他の実施例を示す両極性の回路図である。この
バツフア増幅回路は、第２図の単極性の流れ出し
型の回路と、そのトランジスタQ1，Q2の極性の
NPNをPNPに入れ替えたトランジスタQ11，Q21
および抵抗R11，R21，R31により構成した単極性
の流れ込み型の回路を組み合わせて両極性の回路
を構成する。この実施例によれば、従来の第６図
を同等の広い周波数にわたる低出力インピーダン
ス特性が得られるが、使用トランジスタ数は従来
の６個に対して５個（定電流源のトランジスタ１
個を含む）に削減される。
以上の実施例によれば、広い周波数帯域におけ
る低出力インピーダンス特性をより少ない使用ト
ランジスタ数で実現できるうえ、次のような効果
が得られる。すなわち従来回路では負荷容量に例
えば1μFのコンデンサを必要としていたのに対し
本実施例の回路では例えば0.1μFのコンデンサで
同等の特性が得られている。これおはトランジス
タQ1，Q2にエミツタ抵抗が入つたために負帰還
がかかり、各トランジスタの周波数特性が改善さ
れたために、増幅器の限界周波数が改善されたこ
とによる。このようにして負荷容量Ｃが小さくで
きるため、充放電電流が減少してバツフアとして
の周波数特性も改善される。さらに本実施例の回
路では出力インピーダンスZ0が広い周波数にわた
り負荷容量Ｃに依存しないでZ0＝R1×R3／R2と
して定まる特性があり、このため負荷容量Ｃに安
価なコンデンサを使用できると同時に、容量性負
荷を駆動するための一般的なバツフア回路として
も使用できる。またオペアンプに抵抗を付加して
回路に利得を持たせることも可能である。
る低出力インピーダンス特性をより少ない使用ト
ランジスタ数で実現できるうえ、次のような効果
が得られる。すなわち従来回路では負荷容量に例
えば1μFのコンデンサを必要としていたのに対し
本実施例の回路では例えば0.1μFのコンデンサで
同等の特性が得られている。これおはトランジス
タQ1，Q2にエミツタ抵抗が入つたために負帰還
がかかり、各トランジスタの周波数特性が改善さ
れたために、増幅器の限界周波数が改善されたこ
とによる。このようにして負荷容量Ｃが小さくで
きるため、充放電電流が減少してバツフアとして
の周波数特性も改善される。さらに本実施例の回
路では出力インピーダンスZ0が広い周波数にわた
り負荷容量Ｃに依存しないでZ0＝R1×R3／R2と
して定まる特性があり、このため負荷容量Ｃに安
価なコンデンサを使用できると同時に、容量性負
荷を駆動するための一般的なバツフア回路として
も使用できる。またオペアンプに抵抗を付加して
回路に利得を持たせることも可能である。
以上のように本発明によれば、広い周波数にわ
たり低出力インピーダンスの特性を少ない使用ト
ランジスタ数で実現できる小型化と低価格化の可
能なバツフア増幅回路が提供できる。
たり低出力インピーダンスの特性を少ない使用ト
ランジスタ数で実現できる小型化と低価格化の可
能なバツフア増幅回路が提供できる。
第１図は本発明によるバツフア増幅回路の一実
施例を示す基本回路図、第２図は本発明による他
の実施例を示す単極性の回路図、第３図は第２図
の特性例図、第４図は本発明によるさらに他の実
施例を示す両極性の回路図、第５図は従来のバツ
フア増幅回路の一例を示すブロツク図、第６図は
従来のバツフア増幅回路の両極性の回路図、第７
図は従来のバツフア増幅回路の単極性の回路図で
ある。 １……オペアンプ、４……バイアス回路、Q1，
Q2……第１、第２のトランジスタ、Q3，Q4，
Q11，Q21……トランジスタ、R1，R2，R3，R4，
R6，R11，R21，R31……抵抗、Ｃ，C1，C2，C3…
…負荷容量、IN……入力端子、OUT……出力端
子、VCC，VEE……電源。
施例を示す基本回路図、第２図は本発明による他
の実施例を示す単極性の回路図、第３図は第２図
の特性例図、第４図は本発明によるさらに他の実
施例を示す両極性の回路図、第５図は従来のバツ
フア増幅回路の一例を示すブロツク図、第６図は
従来のバツフア増幅回路の両極性の回路図、第７
図は従来のバツフア増幅回路の単極性の回路図で
ある。 １……オペアンプ、４……バイアス回路、Q1，
Q2……第１、第２のトランジスタ、Q3，Q4，
Q11，Q21……トランジスタ、R1，R2，R3，R4，
R6，R11，R21，R31……抵抗、Ｃ，C1，C2，C3…
…負荷容量、IN……入力端子、OUT……出力端
子、VCC，VEE……電源。
Claims (1)
- 【特許請求の範囲】 １ 入力端子に演算増幅器の第１の入力を接続
し、該演算増幅器の出力に第１のトランジスタの
ベースを接続し、該第１のトランジスタのエミツ
タを第１の抵抗を介して出力端子に接続し、該第
１のトランジスタのコレクタを第２のトランジス
タのベースに接続しかつ該第１のトランジスタの
コレクタを第２の抵抗を介して第１の電源に接続
し、該第２のトランジスタのエミツタを第３の抵
抗を介して該第１の電源に接続し、かつ該第２の
トランジスタのコレクタを該出力端子に接続し、
該出力端子と該演算増幅器の第２の入力を接続
し、該出力端子と第２の電源間にバイアス回路を
接続して成るバツフア増幅回路。 ２ 特許請求の範囲第１項記載のバツフア増幅回
路において、 上記第１、第２のトランジスタをそれぞれ
NPNトランジスタまたはPNPトランジスタとし
て出力電流の流れ出し型または流れ込み型の単極
性のバツフア増幅回路を形成し、この両バツフア
増幅回路を組み合せて両極性としたバツフア増幅
回路。 ３ 特許請求の範囲第２項記載のバツフア増幅回
路において、 上記バイアス回路は定電流源回路とするバツフ
ア増幅回路。 ４ 特許請求の範囲第１項又は第２項若しくは第
３項記載のバツフア増幅回路において、 上記第１のトランジスタのベースと上記出力端
子間にトランジスタから成る電流制限回路を接続
したバツフア増幅回路。 ５ 特許請求の範囲第１項並びに第２項又は第３
項若しくは第４項記載のバツフア増幅回路におい
て、 上記出力端子に容量値の異なる複数個の負荷容
量を接続したバツフア増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1381286A JPS62172804A (ja) | 1986-01-27 | 1986-01-27 | バツフア増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1381286A JPS62172804A (ja) | 1986-01-27 | 1986-01-27 | バツフア増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62172804A JPS62172804A (ja) | 1987-07-29 |
| JPH0585083B2 true JPH0585083B2 (ja) | 1993-12-06 |
Family
ID=11843683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1381286A Granted JPS62172804A (ja) | 1986-01-27 | 1986-01-27 | バツフア増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62172804A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2864505B2 (ja) * | 1988-10-28 | 1999-03-03 | ソニー株式会社 | 記録再生装置 |
-
1986
- 1986-01-27 JP JP1381286A patent/JPS62172804A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62172804A (ja) | 1987-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950010479B1 (ko) | 액티브필터 | |
| JPS6039220A (ja) | 電流安定化回路 | |
| KR100195682B1 (ko) | 자이레이터 회로를 사용한 접지형 인덕턴스 회로 | |
| JPH0770935B2 (ja) | 差動電流増幅回路 | |
| JPH0537822A (ja) | ガンマ補正回路 | |
| JP3411988B2 (ja) | 可変電圧電流変換回路 | |
| JPS6184913A (ja) | 高域通過回路装置 | |
| EP0478389B1 (en) | Amplifier having polygonal-line characteristics | |
| JPH0370204A (ja) | 電流差分及び動作増幅器組合せ回路 | |
| JPH0585083B2 (ja) | ||
| JP2739952B2 (ja) | オーディオ増幅回路 | |
| JP3001429B2 (ja) | フィルタ回路 | |
| JPH0467368B2 (ja) | ||
| US6239653B1 (en) | Biquadratic basic cell for programmable analog time-continuous filter | |
| US4035738A (en) | Low noise amplifier | |
| JP3565258B2 (ja) | リップルフィルタ回路とこれを用いた増幅器 | |
| JPH0527282B2 (ja) | ||
| JPH0225286B2 (ja) | ||
| KR940004744B1 (ko) | 가변임피던스회로 | |
| JP2877569B2 (ja) | 半導体インダクタンス回路 | |
| JP2841563B2 (ja) | 可変インピーダンス回路 | |
| JP2548419B2 (ja) | 増幅回路 | |
| JPH0746059A (ja) | 演算増幅器およびこれを用いたアクティブフィルタ | |
| JP2895300B2 (ja) | 定遅延フィルタ | |
| JP3128361B2 (ja) | 差動増幅回路 |