JPS5884519A - 濾波回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は第１および第２トランジスタよりなる第１のロ
ングテール対と、第δおよび第４トランジスタよりなる
第８のロングテール対と、該第１の対の一方のトランジ
スタの出力電極に接続した第１負荷インピーダンスと、
それぞれ該第８および第１トランジスタの出力電極に接
続した第２および第８負荷インピーダンスと、該第１負
荷インピーダンスから該第８の対の一方のトランジスタ
の制御電極に至る第り結！Ｉ（カップリング）と、該第
２負荷インピーダンスから該第２トランジスタの制御電
極に至る第２結線と、それぞれ該第１および第８結線と
基準電位点間に配置した第１および第８容量素子で、該
第８の対の一方のトランジスタを含む第１電圧・電流変
換器を介して該第１容量素子を該第３容量素子に結合さ
せ、該第２トランジスタを含む第２電圧・電流変換器を
介して該第８容量素子な該第１容量素子に結合させるよ
うにし１、一方の該変換器を通る信号通路をして開運の
対の１つのトランジスタのみを通過させることにより反
転漸増幅器を形成せしめるとともに、他方の該変換器を
通る信号通路をして関連の対の双方のトランジスタを通
過させることにより非反転形変換器を形成せしめるよう
にしたものと、信号入力から該第１）ランジスタの制御
電極に至る第８結線で、該第１トランジスタを含む第１
増幅器を介して該信号入力を該第１容量素子に結合させ
るようにしたものと、基準電位点から該第８の対の他方
のトランジスタの制御電極に至る第４結線と、該第８負
荷インピーダンスから信号出力に至る第６結線で、該第
４トランジスタを含む第２増幅器な介して該第１容量素
子を該信号出力に結合させ、一方の酸層幅器を通る信号
通路をして関連の対の１つのトランジスタのみを通過さ
せることにより反転漸増幅器を形成せしめるとともに、
他方の該増幅器を通る信号通路をして関連の対の双方の
トランジスタを通過ぎせることにより非反転形増幅器を
形成せしめるようにしたものと、該容量素子に直列また
は並列に配置した抵抗とを含む回路配置に関するもので
ある。

この種回路については、例えば、１９７８年６月発行の
”ＩＩ体回路に関するアイ・イー・イー・イー町ジャー
ナ／１／　（ＩＫＫＫ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌ
ｉｄ　−ｇｔａｔｅ　ｏｉｒｃｕｉｔｓ　）”、　ｖｏ
ｌ、　ｇｏ　−１８，Ａ　８．８０３、−８０？１１（
特にａｏｓｌの第７図関連）に記ｌ！畜・れているケー
・ダブリュー・モールディング−ジーａｘ−”ウィルソ
ン（Ｋ、Ｗ、　）［０１！１１（ｌｉｎｇ　＆　Ｇ、ム
。

Ｗｉｌｓｏｎ　）による論文１映像周波数にお番する全
集積！！−ジャイレータ　フィルタ（ムｆｕｎｙ　ｉｎ
ｔｅ−ｇｒａｔｅ（１ｒｔｖｅ−ｇｙｒａｔｏｒ　ｆｉ
ｌｔｏｒ　）　”　　ＧＣより既知である。この既知の
回路は帯域フィルタとして作動し、この場合、相互に接
続した第１および第２の電圧・電流変換器は、それぞれ
２つのボートに負荷として第１および第８容量素子を接
続したジャイレータ回路゛を構成する。かくして、第１
容量素子を接続した〆−シは、他方のボートが第１容量
素子により負荷されていることにより、誘導性を呈する
ため、第１増幅器を介して第１容量素子と　　　　１”
関連＆−）の並列結合に入力信号を供給し、この並列結
合の両端にあられれる信号を第２増輻冊を介して抽出す
るようにしたとき、入力／出力特性は２次の帯域通過特
性を有する。

また、昨今は原価の低域および信頼性の観点から、電気
回路のできるだけ多くを集積回路状に構成することがき
わめて重要なこととなっており。

実際には、特にテレビジ璽ン受像機において、個々のイ
ンダクタンスおよびコンデンサにより形成されるフィル
タ回路を集積回路で置換しうるようにすることが既知の
帯域フィルタの開発の理由となっていた０會た、集積回
路状に形成するを可と・するテレビジ曹ン受像機の他の
構成素子としては、通常、受像機内において、テレビジ
冒ン輝度信号に色信号と同じ総合遅延を冬えるために配
置する必要のある１輝度遅延線”と呼ばれる素子がある
。

前記輝度遅延線は、通常、約４００　ｎａの遅延を生ず
るものでなければならず、また輝度信号の全周波数範囲
にわたってはぼ一定の振幅対周波数特性を有し、かつ、
この周波数範囲にわたってほぼ直線的な位相特性を呈す
るものでなければならない。理論的には、集積化を可能
とするため、他の゛ボー）に容量性負荷を４えるように
したジャイレータ回路の一方のボートにより任意の所要
インダクタンスを形成させるようにした適当ないわゆる
１全通過”回路網に上述の緒特性をもたせることができ
る。このような回路の集積化を成功させるには、必要と
するチップ面積を最小にするため、回路素子の数をでき
るだけ少なくするとともに、その総合特性が回路の製造
中におけるスプレッド現象に対してできるだけ感受性が
少なくなるよう設計する必要がある。本発明の目的は、
上述の緒特性を具えた１全通過”回路を提供しようとす
るものである。

この目的のため、第１および第２トランジスタよりなる
第１のロングテール対と、第８および第１トランジスタ
よりなる第８のロングテール対と、該第１の対の一方の
トランジスタの出力電極に接続した第１負荷インピーダ
ンスと、それぞれ該第８および第４トランジスタの出力
電極に接続した第８および第８負荷インピーダンスと、
該第１負荷インピーダンスから該第２の対の一方のトラ
ン・シスタの制御電極に至る第１結１［（カップリング
）と、該第２負荷インピーダンスから該第８トランジス
タの制御電極に至る第ｍ”ｍｔｓと、それぞれ該第１お
よび第１結線と基準電位点間に配置した第１および第３
容量素子で、該第２の対の一方のトランジスタを含む第
１電圧・電流変換器を介して該第１容量素子を該第３容
量素子に結合させ、該第２トランジスタを含む第３電圧
・電流変換器を介して該第１容量素子を該第１容量素子
に結合させるようにし、一方の該変換器を通る信号通路
をして関連の対の１つのトランジスタのみを通過させる
ことにより度板形増幅器を形成せしめるとともに、他方
の該変換器を通る信号通路をして一連の対の双方のトラ
ンジスタを通過させることにより非反転形変換器を形些
せしめるようにしたものと、信号入力から該第１トラン
ジスタの制御電極に至る第８結線で、該第１トランジス
タを含む第１増輻器を介して該信号入力を該第１容量素
子に結合させるようにしたものと、基準電位点から該第
８の対の他方のトランジスタの制御電極に至る第番結−
と、該第８負荷インピーダンスから信号出力に至る第６
結線で、該第４）ランジスタを含む第１増幅器を介して
該第１容量素子を該信号出力に結合させ、一方の該増幅
器を通る信号通路をして関連の対の１つのトランジスタ
のみを通過させることにより反転形層幅器を形成せしめ
るとともに、他方の該増幅器を通る信号通路をして関連
の対の双方の）ランジスタを通過させることにより非反
転形層幅器を形成せしめるようにしたものと、該容量素
子に直列または並列に配置した抵抗□とを含む本発明回
路配置において′ＩＩよ、該信号入力から該第１トラン
ジスタの出力電極に至る信号通路内に含まれるトランジ
スタの共通電極と前記基準電位点から該第２の対の他方
のトランジスタの出力電極に至る信号通路内に含まれ、
かつ、その□出力電極を該信号出力に接続したトランジ
スタの共通電極との間に第８抵抗を接続することにより
、該信号入力から該第８抵抗を介して該信号出力に至る
一反転信号通路を形成せしめ、かつ、該第２抵抗の値を
適当に選定するこ′ｂにより、該回路配・置をして全通
過回路を構１１．＊せるようにしたことを特徴とする。

前記基準電位点は、必要に応じて、同一がインドにより
すべてを形成することも可能である。

かくして、本明細書の菅馴に記載の回路配置に適当な値
の第３抵抗を付加するのみで、全通過回路を得られるこ
とがわかる・また、前記の上述形式回路配置は、簡易化
に適し、しかも、リングテール対を使用することにより
、製造中におけるスプレッド現象に対し不感となるよう
な構造を有しており、したがって、この回路配置に第８
抵抗を付加するのみで形成するようにした１全通過”回
路にもこれと同じような特性をもたせることができるＯ ここで銘記すべきは、耽知のように、（例えば、アラム
プダック（ムｒａｍ　Ｂｕｄａｋ　）、ホートンミツ９
ン社（Ｈａｕｇｈｔｏｎ　Ｍｉｆｆｌｉｎ　Ｏｏ　）　
ノ着書６受動および能動回路網の解析と合成（Ｐａ５ｓ
ｉｖｅ　ａｎｄ　ＡｏｔｉｖｅＮｅｔｗｏｒｋ　Ａｎａ
ｌｙｓｉｓ　ａｎｄ　８ｙｎｔｈａｓｉｓ　）”　４４
１ｓ　ｌ参照、）８次の全通過函数は８次の帯域通過Ｉ
ｉｉ数から適当な定数を減することにより形成できると
いうことである。

（ここで８−　ｊＷ　） 換言すれば、全通過回路は特定の回路品質Ｑを有する帯
域フィルタを通る信号通路を柄の利得を有する反転増幅
器で分路することにより得ることができる。

また、該１第１結線を該第１負荷インピーダンスから該
第８トランジスタの制御電極まで伸長させるようにした
場合は、該信号入力から該第１トランジスタの出力電極
に至る信号通路内に含まれる該トランジスタを該第１ト
ランジスタにより構成し、該基準電位点から該第８の対
の他方のトランジスタの出力！極に至る信号通路内に含
まれる該トランジスタを該第４トランジスタにより構成
する。このような構成は特に簡単な回路配置を提供する
ことを可能とするが、一方では、信号入力と信号出力間
の８つの信号通路（第１容量素子を通る信号路と第３容
量素子を通る信号路）間にある程度の相互作用が生ずる
ことを余儀なくされる。

上記のような相互作用は、第１および第４トランジスタ
の各々に関連の対のテールに接続した第１共週電極なら
びに該第８抵抗に接続した第２共通電極を設けることに
よりこれを減少させることができる。

また、２つの信号遍路間の相互作用を減少させる他の方
法の場合は、該信号入力から該第１トランジスタの出力
電極に至る信号通路内に含まれる該トランジスタを第５
トランジスタにより構成して、該第６トランジスタの制
御電極に信号入力を接続するとともに、その共週電ｆｉ
ｒｔ該第１トランジスタの制御電極に接続し、該基準電
位点から該第２の対の他方のトランジスタの出力電極に
至る゛信号通路内に含まれる該トランジスタを第６トラ
ンジスタにより構成して、該第６トランジスタの制御電
極を該基準電位点に接続するとともに、その共通電極を
一第２の対の他方のトランジスタの制御電極に接続する
ようにしている。また、この・場合、回路の対称性を助
長し、かつ、必要に応じて全体を通じてのり、Ｃ）カッ
プリングを容易にするためには、該第１容量素子を該第
１負荷インピーダンスに接続し、該第８容量素子を該第
１負荷インピーダンスに接続するほか、該第１結線内に
第１トランジスタを配置して該第７トランジスタの制御
電極を該第１負荷インピーダンスに接続するとともに、
その共通電極を該第８の対の一方のトランジスタの制御
電極に接続し、さらに該第２結線内に第８トランジスタ
を配置して、該第８トランジスタの制御電極を該第２負
荷インピーダンスに接続し、その共通電極を該第８トラ
ンジスタの制御電極に接続するようにすることが望まし
い。

以下図面により本発明を説明する。

第１図示１・全通過”回路は第１のロングチーα対の）
テンジスタ１，８および第８のロングテール対のトラン
ジスタδ、４を含み、前記トランジスタｌおよび２の共
通電極またはエミッタをそれぞれ等しい抵抗値を有する
抵抗６および７を介して定電流源６に接続し、トランジ
スタδおよび４・の共通電極またはエミッタをそれぞれ
等しい抵抗値を有する抵抗９および１０を介して定電流
源８に接続する。また、トランジスタ１．δおよび会の
出力電極・またはコレクタをそれぞれ定電流源１１．１
１およびｌδの形状の第１．第２および第８負荷インピ
ーダンスを介して正電圧源端子１４に接続し、トランジ
スタ８の出力電極またはコレクタを直接端子１４に接続
する。

また、負荷インピーダンス１１からトランジスタ６の制
御電［！またはペースには第１結ＩＩ（カップリング）
１６を伸長させ、負荷インピーダンス１８からトランジ
スタ３の制御電極またはペースには第怠結ＩＩ（カップ
リング）１６を伸長させる。

さらに、前記カップリング１Ｂおよび１６を、それぞれ
例えば、逆バイアスｐ−ｎ接合により形成するを可とす
る第１および第８容量素子１７および１８を介して基準
電位点（アース）１９に接続して、トランジスタδを含
む第１の反転形電圧・電流変換器を介して容量１マを容
量１８に結合させるようにするとともに、トランジスタ
菖およびｌを含む第２の非反転形櫨圧・電流変換器を介
して容量１８を容量１７に結合させるようにする。

また、信号入力端子２０をトランジスタ１の制御電極ま
たはペースに接続し、Ｆランジスタｌを含む第１の反転
形増幅器を介して入力端子２０を容量索子１フに結合さ
せるほか、トランジスタ鳴の制御電極またはペースを基
準電位点（アース）に接続する。さらに、定電流源１δ
の共通点およびトランジスタ４の出力電極を信号出力端
子２１に接続し、トランジスタδおよび４を含む非反転
形層幅器を介して容量１７を出力端子２１に結合させる
ようにするとともに、回路の品質すなわちＱを決定する
抵抗２２を容量１７に並列に接続する。また、トランジ
スタｌの第２共通電極またはエミッタを第３抵抗８δを
介してトランジスタ番の第８共通電極またはエミッタに
接続し、入力端子８ｅから抵抗菖δを介して出力端子２
１に至る非反転信号通路を形成せしめる。前記トランジ
スタｌおよび鳴の第２エミッタには、抵抗２δの中央タ
ップとアース間に接続した定電流派δ番によ・り適当な
層方向バイアス電流な供給するようにするＯ 抵抗ｇａがない場合は、第１図示回路は帯域フィルタを
構成し、相互に接続した前述の第１反板形電圧・電流変
換器および第露非反板形電圧□・電流変換器は、その第
１ボート３４の両端を容量ｌフと抵抗８舅の並列結合に
接続し、第２ボート２５の両端を容量１８に接続したジ
ャイレータ回路を形成する。この場合、ボート２４は容
量１７と抵抗ｇｉの並列結合に対して誘導的に見えるの
で、容量１テおよび抵抗３！８がない場合、ボート２４
の両端は減衰並列共振回路の端子として作動する。した
がって、端子２０に入力信号を供給した場合、信号はト
ランジスタｌを介して反転形式でこの並列共振回路に供
給され、この並列共振回路の両端の信号はトランジスタ
８および４を介して非反転形式で出力端子８１に供給さ
れる。また、共振回路の共１！！周波数Ｗ０は理想的に
は次式で与えられる。

Ｗｏ−ｇｏ（０□０．）′″Ｔ ここで、０□および０．は容量素子１７および１８の容
量、ｆ！６は前述の各電圧・電流変換器の相互コンダク
タンスである（実際には必ずしもそう＆まいかないが、
８つの変換器は同じ大きさの相互コンダクタンスをもつ
ものと仮定する。）いま、ＲｏおよびＲｓをそれぞれ抵
抗６と７の抵抗値の和および抵抗９と１０の抵抗値の和
とした場合、上記のＷｏに閤する式は次のように表わさ
れる０、１ Ｗｏ　−（ＲＩＲ；、Ｏ，Ｏ，）　　　Ｍ周波数が高い
場合は、これらの理想式はバラシティツクリアクタンス
の存在により修正する必要がある。

また、抵抗ｇ８を配置していることにより、端子８０に
おける入力信号に比例する・信号には、端・千ｓ１にお
けるもとの帯域通過回路の出力信号が加算される。この
信号は、実際には、端子８０から〆−）Ｒ４を介して端
子２１に至る信号通路内イ に反転が生ずることにより逆位相で加算される。

また、抵抗８δの値は、端子ｇｏから端子ｇ１ま・での
利得がＶ、に等しくなるようこれを選定する６ただし、
Ｑは前述の減衰並列共振回路の回路品質を表わす値で、
抵抗ｇｇ”ｏ抵抗値と共振周波数ｗ０における。容量素
子１７のリアクタンスとの比に等しい。この利得の値を
与えるには、抵抗８δの抵抗値Ｒ８を次式のように選定
する必要がある〇”Ｉ−”／　（Ｗｏｏ、Ｑ　）　−Ｒ
。

ここで、０．オよびＲ工は前述したものと同様である（
ただし、トランジスタのエミッタ抵抗はＲｏ　　”およ
びＲ３に比し無視しうるちのとし、定電流源δ４のイン
ピーダンスはＲ８に比し大きいものとする）。

かくして、図示の全回路配置により全通過回路を形成す
ることができる。

図においては、簡単のため、トランジスタ番のベースは
直接アースに接続するよう図示しであるが、実際には、
既知の方法で適当なバイアス電位源に接続し、四ングテ
ール対のトランジスタ８゜４が休止状態でバランスする
ようにする。また、°入力端子８３におけるり、Ｏレベ
ルは、当然、ｐングテ−ｙ対のトランジスタ１．ｓも休
止状態でバランスするよう選定する。さらに、抵抗６，
７゜９および１０の値ならびに電流源５，８．１１およ
び１δの出力電流を適当に選定して、休止状態において
抵抗ｇ８のｇつの端部における電位が等しくなるように
する必要がある。この場合、抵抗６．７．９および１０
の値は、例えばＩＫ４７程度に選定するを可とする。ま
た、定電流源は、例えば、高抵抗値を有し、適当なバイ
アスを与えた共通エミッタモードのトランジスタ（電流
源１１゜１２および１δに対してはｐｎｐ形トランジス
タ、電流源５，８および８番に対してはｎｐｎ形ｔラン
ジスタ）、もしくは、そのゲートをソースに接続した空
乏（デプリーションンモードのＦＥＴ　、すな□わち電
界効果トランジスタ（電流ｆｉｌｌ、１１お、よび１δ
に対してはｐ−チャネルＦＩＴ　、電流源６゜８および
８４に対してはｎ−チャネルＦＥＴ　）により適宜構成
することができる。

第１図においては、トランジスタ１および４の第２エミ
ッタ間に抵抗２δを相互接続しているが、この代りにト
ランジスタ１および番をシングルエミッタトラ、ンジス
タにより構成して、抵抗６の一端と抵抗ｇ８の一端をト
ランジスタ１のエミッタに接続し、定電流源８４を省略
することもできる。

この代替回路は図示回路に比しやや簡単となるが、端子
３０から端子８１に至る８つの信号通路間には、図示回
路の場合より大きい相互作用が生ずる傾向がある。この
代替回路においては、種々６バイボーラトランジスタを
電界効果トランジスタに置き換えることができる０ １１１１図の各トランジスタのベースには、必ｇ！！に
応じて、例えば、１０ｕ程度のエミッタ負荷抵抗をｉす
る個々のエミッタ７オｐワ（図示を省略）を介して給電
するようにすることもできる。このようなエミッタ７オ
ロワは使用するり、Ｏカップリングに必要なり、０レベ
ルシフトを与えることができる。このようなエミッタ７
オｐワを配置するに当って、トランジスタ４のベースに
給電するエミッタ７オロワのコレクタを出力端子２１に
接続するようにする場合は、抵抗２δはトランジスタ１
′および壱のエミッタ間でなく、トランジスタ１δよび
４のベースに給電するエミッタ７オロワトランジスタの
エミッタ間に接続するようにすることが望ましい。この
場合、抵抗２δよりの出力電流は出力端子３１に導出さ
れなければならなし１゜このような回路を第３図に示す
。第２図におし）ては、第１図に示す構成素子と同じ構
成素子に関しては同一符号数字を用いて表示しであるＯ 第３図に示す回路は第１図示回路と同じであるが１この
場合は、入力端子２０からエミッタ抵抗８テを有する第
５エミツタ７オロワトランジスタ’１Ｂを介してトラン
ジスタ１に給電するようにし１′　トランジスタ４のベ
ースを第６）ランジスタδ２のエミッタに接続し、前記
トランジスタδ８のコレクタを出力端子ｇｌに接続し、
そのベースを大地電位（実際には、第１図の）ランジス
タ４のベースと同じ適当なバイアス電位源）に接続し、
そのエミッタを抵抗８８を介して大地電位に接続すると
ともに、エミッタ抵抗８１を有する第７エミ・ツタフォ
ロワトランジスタδ０を介して容量素子□１７からトラ
ンジスタ８に給電するようにし、エミッタ抵抗８９を有
する第８エミツタフオロワトランジスタ３１８を介して
容量素子１８からトランジスタ３に給電するようにして
いる。また゛、この場合、抵抗震８はトランジスタ２６
のエミッタとトランジスタδ８のエミッタ間に接続する
ようにする。

第２図示回路は、各エミッタ７オａワトランジスタによ
り所要のり、Ｏレベルを与えるようにしていること以外
は、第１図示回路と同様に作動する。

また、図示回路では抵抗２δの接続点が変わることによ
り、回路を全通過回路として構成した場合は、回路の他
の任意のパラメータの項におけるＲ８の値を表わす式は
、第１ｖ！ｉ示回路に適用される式と僅かに異なり、第
８図示回路に対しては次式のようになる。

Ｒ，−３１／（Ｗｏｏ、Ｑ　） ここで各記号は前述したものと同じ意味を有する。

この場合にも第１図の場合と同様に、端子ｓＯおよびト
ランジスタｓｇのベースにおけるり、Ｏ電位は対１．８
および対δ、４の各々が休止状態においてバランスする
よう選定し、また、抵抗２７およびδδの値は抵抗２δ
の両端における電位が等しくなるよう選定する必要があ
る０また、同様に、抵抗６．’Ｆ、９．１０の抵抗値は
ＩＫＪ２の程度とし、エミッタ抵抗２フ、Ｓｅ２，８１
．δδの値はＩＯＫΩ程度とすることが望ましい。さら
に、定電流源については、第１図示回路に関し前述した
ように、高抵抗値を有する抵抗、適当にバイアスを与え
た共通エミッタモードのトランジスタあるいはそのゲー
ジをソースに接地するようにした空乏（デブリーシ町ン
）モードのＦＥＴにより形成することができる。第２図
に示すバイポーラトランジスタは必要に応じて電界効果
トランジスタ（ＦＩＣ？）に代替させてもよく、さらに
、電源電位を逆極性としてすべてのトランジスタを反対
の導電形式のトランジスタに置き換えることもできる。

抵抗ｇ２は容量素子１７に並列でなく、容量素子ｌ？と
直列に配置することもできる。この場合には、回路の良
さＱの値は周波数Ｗ０における容量素子１フのリアクタ
ンスと抵抗ｌｚの抵抗値との比に等しくなる。ざらに、
抵抗舅８を容量素子１８に直列もしく１１並列となるよ
うな回路内のポイントに移動させることもできる。この
場合には、それぞれにおける回路の良さＱの値は、周波
数Ｗ０における容量素子１８のりアクタンスと抵抗３＋
２の抵抗値との比、ならびに抵抗ｓ２の抵抗値と周波数
Ｗ０における容量素子１８のりアクタンスとの比に等し
くなる。

容量素子１７および１８は第１図および第８図に示すよ
うにアースに戻す代りに、例えば、これらが逆バイアス
ｐ−ｎ接合により形成されている場合は適当な逆バイア
ス電位源のような他の定電□位点に戻すようにすること
もできる。このような場合には、容量素子１？および１
８の１つに並列でなく、むしろ直列に抵抗８１１を配置
することが望ましい。

第８図示回路は、必要に応じて、トランジスタ・ｌおよ
び８のコレク′り接続を交換し、またトランジスタδお
よび４のコレクタ接続を交換して、トランジスタ１゛の
コレクタを端子１４に接続し、）ランジスタ２のコレク
タを定電流源１１、容量素子１フおよび抵抗８ｚに接続
し、また、トランジスタδのコレクタを定電流源１δ、
端子ｇ１およびトランジスタ８Ｂのコレクタに接続し、
トランジスタ番のコレクタを定電流源１２および容量素
子１８に接続するよう変形することもできる０この場合
には、容量素子１フから容量素子１Ｂに至□る信号通路
は非反転形、容量素子１８から容量素は反転形となる。

第ｓＷＪ示回路状に構成した０、６６の４の値を有する
実際の回路の場合は、１Ｇ０ｎＳの遅延を生じ％！ｌ）
［Ｈ２までの入力信号周波数に対して満足に作動した。

また、このような回路を若干個縦続接　　　１゜続する
ことにより、１つの回路のみにより得られる遅延に比し
より大きい遅延をＪ）几うること明ら・かである。

【図面の簡単な説明】

第１図は本発明回路の第１．実施例を示す回路図、 第８図は本発明回路の第３実施例を示す回路図である。 １、　Ｂ、δ、４…トランジスタ ５、８．１１．　ＩＬ　ＩＪｌ、　８４−・・定電流１
１（負荷！＞ビーダンス） ６、フ、　９．　Ｎｏ、８１，８δ・・・抵抗１４・・
・正電位源 １５、１６・・・結線（カップリングツ１フ、１８・・
・容量素子 １９・・・基準電位点（アースン ２０、菖１・・・端子 ｇ４．　ｇｌ＄Φ・・ボート Ｂａｔ　Ｂａｔ　８０ｅδ８・・・エミッタ　フオ四ワ
　トランジスタ ２７、３１９．δ１．δ８・・・エミッタ抵抗。

Claims (1)

1. 【特許請求の範囲】 Ｌ　第１および第１）ランジスタよりなる第１の曹ンダ
   テール対と、第８および第１トランジスタよりなる第２
   のリングテール対と、該第１の対の一方のトランジスタ
   の出力電極に接続した第１負荷インピーダンスと、それ
   ぞれ該第１および＃Ｉ４トランジスタの出力電極に接続
   した第３および第８負荷インピーダンスと、該第１負荷
   インピーダンスから該第８の対の一方の）ランジスタの
   制御電極に至る第１結輪（カップリング）と、該第８負
   荷インピーダンスから該第８トランジスタの制御電極に
   至る第１結線と、それぞれ該第１および第１結−と基準
   電位点間に配置した第１およびＩ１１容量素子で、該第
   ３の対の一方のトランジスタを含む第１電圧・電流変換
   器を介して該第１容量素子を該第２容量素子に結合させ
   、該第Ｓ）ランジスタを含む第８電圧・゛電流蜜換器を
   介して該第２容量素子を該第１・容量素子に結合２せる
   ようにし、一方の該変換器を通る信号通路をして関連の
   対の１つのトランジスタのみを通過させることにより反
   転彫増幅器を形成せしめるとともに、他方の該変換器を
   通る信号通路をして関連の対の双方のトランジスタを通
   過させることにより非反転形変換器を形成せしめるよう
   にしたものと、信号入力から該第１トランジスタの制御
   電極に至る＠ａ結線で、ｗＩＩＩ１１シランジスタを含
   む第１増幅器を介して該信号入力を該第１容量素子に結
   合させるようにしたものと、基準電位点から該第８の対
   の他方のトランジスタの制御電極に至る第４結線と、該
   第８負荷インピーダンスから信号出力に至る第５結・線
   で、該第４トランジスタを含む第８増幅器を介して該第
   １容量素子を該信号出力に結合させ、一方の■増幅器を
   通る信号通路をして関連の対−Ｏ１つの）ランジスタの
   みを通過させることにより反転形層幅器を形成せしめる
   とともに、他方の該増幅器を通る信号通路をして開運の
   対の双方のトランジスタを通過させることにより非反転
   形層幅器を形成せしめるようにしたものと、該容量素子
   に直列または並列に配置した抵抗とを含む回路配置にお
   いて、該信号入力から該第１トランジスタの出力電極に
   至る信号通路内に含まれるトランジスタの共通電極と前
   記基準電位点から該第３の対の他方のトランジスタの出
   力電極に至る信号通路内に含まれ、かつ、その出力電極
   を該信号出力に接続したトランジスタの共通電極との間
   に第３抵抗を接続することにより、該信号入力から該第
   ３抵抗を介して該信号出力に至る非反転信号通路を形成
   せしめ、かつ該第３抵抗の値を適当に選定することによ
   り一該回路配置をして“全通過”回路を構成させるよう
   にしたことを特徴とする全通過回路。 東　験信号入力から該第１トランジスタの出力電極に至
   る信号通路内に含まれる該トランジスタを該第１トラ。 ンジスタにより構成し、前記基準電位点から該第２の対
   の他方のトランジスタの出力電極に至る信号通路内に含
   まれる該トランジスタを該第４トランジスタにより構成
   したことを特徴とする該第１負荷インピーダンスと該第
   ８トランジスタの制御電極間に該第１結線を伸長させる
   ようにした特許請求の範囲第１項記載の回路。 龜　該第１および第４トランジスタの各々は関連の対の
   テールに接続した第１共通電極ならびに該第２抵抗に接
   続した第２共通電極を具・えたことを特徴とする特許請
   求の範囲第２項記載の回路。 森　験信号入力から該第１）ランジスタの出力電極に至
   る信号通路内に含まれる該トランジスタを第６トランジ
   スタにより構成して、該第１トランジスタの制御電極に
   信号入力な接続するとともに、その共通電極を該第１ト
   ランジスタの制御電極に接続し、前記基準電位　　　　
   ７点から該第３の対の他方のトランジスタの出力電極に
   至る信号通路内に含まれる該トランジスタを第６トラン
   ジスタにより構成して、該第６トランジスタの制御電極
   を該基準電位点に接続するとともに、その共通電極を該
   第８の対の他方のトランジスタの制御電極に接続するよ
   うにしたことを特徴とする特許請求の範囲第１項記戦の
   回路。 １　該第１容量素子を該第１負荷インピーダンスに接続
   し、該第８容量素子を該第２負荷インピーダンスに接続
   するほか、該第１！ｉ！Ｆｌｌ内に第１トランジスタを
   配置して、該第７トラ・・・ンジスタの制御電極を該第
   １負荷インピーダンスに接続すると々もに、その共通電
   極を該第３の対の一方のトランジスタの制御電極に接続
   し、さらに該第３結線内に第８トランジスタを配置して
   、該第８トランジスタの制御電極を該第８負荷インピー
   ダンスに接続し、その共通電極を該第１Ｆランジスタの
   制御電極に接続するようにしたことを特徴とする特許請
   求の範囲第１項記載の回路。　　　。