JPH0240744A

JPH0240744A - 仮想アドレス‐物理アドレスの変換が有効に行なわれることを予想する方法及び装置

Info

Publication number: JPH0240744A
Application number: JP1121298A
Authority: JP
Inventors: Douglas D Williams; ダグラス　ディヴィッド　ウィリアムズ; David M Fenwick; ディヴィッド　マーティン　フェンウィック; Timothy J Stanley; ティモシー　ジョン　スタンリー
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1988-07-25
Filing date: 1989-05-15
Publication date: 1990-02-09
Also published as: US5319791A; EP0352632A3; KR900002187A; US5179674A; CA1313269C; EP0352632A2; DE68928519D1; KR930002328B1; DE68928519T2; EP0352632B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はコンピュータシステムに係り、より詳細には、
同期式のマスター／スレーブ関係に互いに接続されたコ
ンピュータシステムの多数のプロセッサの性能を改善す
るための予想論理装置に係る。

従来の技術多くの近代的なコンピュータシステムは、システム全体
の動作速度を改善するように各々設計された種々の動作
機能を実行する。例えば、コンピュータシステムは、同
期式のマスター／スレーブ関係で互いに接続された多数
のプロセッサを備えており、アプリケーションプログラ
ムによって必要とされる種々の命令の実行速度を高める
ために命令パイプラインを用いている。

更に、コンピュータシステムは、良く知られているよう
にコンピュータシステムによって処理される多数のアプ
リケーションプログラムの構造を容易にするために仮想
アドレススペース及び物理的メモリを備えている。１つ
の効果的なコンピュータシステムの構成は、スカラーの
中央処理ユニットがベクタープロセッサに対して同期式
のマスター／スレーブ関係で接続されたものである。

ベクタープロセッサは、プログラムループをベクターで
高速実行するように設計されており、ベクターは、コン
ピュータシステムのメモリに記憶されるデータエレメン
トのアレイとして定義され、ベクターの次々のデータエ
レメント間に一定の増分即ちストライドがあるようにさ
れる。ベクターのストライドは、次々のベクターエレメ
ントのスタートアドレス間にあるメモリ位置の数として
（典型的には、バイトで）定義される。例えば、長ワー
ドエレメント（４つの隣接するバイト）を有する隣接ベ
クターは４のストライドを有し、そしてクオドワードエ
レメント（８つの隣接するバイト）を有する隣接ベクタ
ーは８のストライドを有する。ベクターは、マトリクス
又はテーブルの行又は列を最も多く表わし、例えば、測
定した温度や、圧力や、化学的な問題の解決に関するそ
の他の物理的な変数のアレイを表わす。ベクタープロセ
ッサは、ベクター即ちアレイ形態で計算タスクを直接実
行するように構成されたベクター命令の実行を介して動
作する。このようなベクター命令は、スカラープロセッ
サのこれまでのループ動作よりも遥かに効率的である。

スカラーの中央処理ユニットとベクタープロセッサとの
間を同期式のマスター／スレーブ接続構成にした場合に
は、スカラーの中央処理ユニットが全ての命令をフェッ
チし、そしてベクター命令を確認したときに、そのベク
ター命令を実行のためにベクタープロセッサに送る。手
前のベクター命令の結果に基づくベクター命令が発生さ
れそして手前のベクター命令がベクタープロセッサにお
いてメモリ管理欠陥を生じた場合には、命令パイプライ
ンを復帰しそして命令を再スタートさせることが非常に
困難である。従って、スカラーのパイプラインは、典型
的に、手前のベクター命令に関するロード／復帰動作中
に欠陥が生じなかったことをベクタープロセッサが指示
するまで停止される。

良く知られているように、パイプライン動作の目的は、
命令をオーバーラツプして実行することによりコンピュ
ータシステムの動作速度を高めることである点を理解さ
れたい。パイプラインのオーバーラツプ動作の利点は、
スカラーの中央処理ユニットがベクタープロセッサから
の欠陥なし指示を待機する間にスカラーパイプラインが
停止される時間中には得られない。従って、ベクタープ
ロセッサが欠陥のないことを指示する信号を発生するに
要する時間は、マスター／スレーブのスカラー及びベク
タープロセッサの全動作速度に著しく影響を及ぼす。よ
り詳細には、欠陥が生じていないことをベクタープロセ
ッサが早く決定できるほど、スカラーの中央処理ユニッ
トが早くベクター命令の発生を再開して命令実行パイプ
ラインを再び満たすことができる。

本発明の目的としては、「欠陥」という用語は、メモリ
管理欠陥として定義する。上記したように、本発明は、
仮想アドレススペース及び物理メモリを有するコンピュ
ータシステムに係る。このようなコンピュータシステム
においては、仮想アドレスを物理アドレスに変換するた
めの変換機構が設けられていて、仮想アドレスをそれに
対応する物理アドレスに変換することにより、物理メモ
リに存在して仮想アドレスによって参照されるデータを
フェッチすることができる。コンピュータシステムによ
って処理される全てのアプリケーションプログラムは、
仮想アドレススペース内のプログラムによって要求され
る命令及びデータの位置を定める仮想アドレスを使用す
ることにより、仮想アドレススペースを参照して構成さ
れる。コンピュータシステムには、実行されているプロ
グラムによって発生される仮想アドレスを、独特の物理
アドレスによって各々定められた正しい物理メモリ位置
に動的に変換するための機構が設けられている。

プログラムの実行中に、スカラープロセッサは、仮想ア
ドレスによってデータ及び命令を参照し続け、ベクター
のデータ素子に対する仮想アドレスに関連した情報をベ
クタープロセッサに送る。

べ′フタ−プロセッサには、データエレメントの仮想ア
ドレスを、主物理メモリにおいてデータエレメントを見
出すことのできる対応する物理アドレスに連続的に変換
するために変換機構が設けられていなければならない。

典型的に、仮想メモリスペースは、ページと称するメモ
リ単位に分割される。１つのページは、所定数の基本的
なアドレス可能な単位を含んでいる。例えば、基本的な
アドレス可能な単位は、８ビツトバイトより成り、１つ
のページは５１２バイトを含んでいる。基本的なアドレ
ス可能な単位を独特に識別するための仮想アドレスのフ
ォーマットは、アドレス可能な単位と特定のページ内の
アドレス可能な単位のバイト数とを含む仮想ページ数で
ある。仮想アドレスを物理アドレスに対して交差参照す
るためにページテーブルが物理メモリに維持される。コ
ンピュータシステムが補助的なメモリ装置との間でデー
タを動的にやり取りするときには、仮想アドレスを参照
するのに用いるべき物理メモリの５１２バイトページを
定めるページフレーム番号を発生する。そのとき物理メ
モリに存在する各仮想ページに対してページテーブル入
力が与えられる。補助メモリから・主メモリへ関連デー
タを転送するときに特定の仮想ページに指定されたペー
ジフレーム番号は、その仮想ページに対するページテー
ブル入力に記憶される。

従って、概念的には、特定の仮想アドレスに対応する物
理アドレスは、その仮想アドレスを含む仮想ページに対
するページテーブル入力を物理メモリからフェッチし、
そしてデータのアドレス可能な単位のバイト数をそのペ
ージテーブル入力に含まれたページフレーム番号と合体
させることによって得ることができる。然し乍ら、実際
には、ベクタープロセッサは、最後に使用されたページ
テーブル入力の特殊目的のキャッシュである変換バッフ
ァを維持する。最も頻繁法こ生じることであるが、変換
バッファは、プログラムによって使用されている仮想ア
ドレスに対するページテーブル入力を既に含んでおり、
プロセッサは、そ９れらを得るために物理メモリをアク
セスする必要がない。

既知のコンピュータシステムでは、変換バッファが変換
機構内にあって、ベクタープロセッサと物理メモリシス
テムとの間のタイミングが重要視されるデータ路に接続
されている。変換機構は、変換バッファからの変換され
るべき物理アドレスの仮想ページ数に対するページフレ
ーム番号を確かめ、変換バッファにリストされたページ
フレーム番号に仮想アドレスのバイト数を付加し、物理
アドレスを発生する。

メモリ管理は、変換機構の動作と、変換バッファにペー
ジテーブル入力情報をロードすることとを含む。変換バ
ッファのヒツト（当たり）は、変換バッファが特定の仮
想アドレスに関連したページテーブル入力を含むときに
生じるといえる。

メモリ管理欠陥とは、例えば、変換を完了するために必
要なページテーブル入力によって指定された物理ページ
をアクセスするようにプログラムを処理することを保護
コードが許さないような変換バッファのヒツトとして定
義される。変換バッファのミス（外れ）は、変換バッフ
ァが変換されるべき仮想アドレスに対する仮想ページ数
を含まず、それ故、仮想アドレス−物理アドレスの変換
を完了するに必要な物理アドレス情報を変換機構に与え
ることができないときに生じる。変換バッファのミスが
生じると、ベクタープロセッサは、必要なページテーブ
ル入力を変換バッファにロードすることによりそのミス
に応じなければならない。

メモリ管理欠陥の場合には、ベクタプロセッサが動作を
保留し、コンピュータシステムが例外手順をとる。前記
したように、スカラープロセッサは、手前のベクター命
令に対するベクターのデータエレメントの各仮想アドレ
スごとに有効な変換を終了するまでその後のベクター命
令を発生することがない。有効な変換は、メモリ管理欠
陥のない変換バッファヒツトとして定められる。

発明の構成本発明の主たる目的は、ベクターの全てのデータエレメ
ントの仮想アドレスの変換を完了する前に、ベクターの
データエレメントに対する全ての仮想アドレス−物理ア
ドレス変換の有効性能を予想し、そしてメモリ管理欠陥
及び／又は変換バッファミスが生じないことが分かった
ときにＭＭ○に信号をスカラープロセッサに与えて、ス
カラープロセッサが考えられる最も早い時期に命令の発
生を再開できるようにするための予想論理装置を提供す
ることである。

ベクターのデータエレメントの仮想アドレスの変換中に
メモリ管理欠陥又は変換バッファミスが生じないように
確保する最も妥当なやり方は、ベクターの最後のデータ
エレメントの仮想アドレスが発生されて首尾良く変換さ
れたときにＭＭＯＫ信号を発生することである。然し乍
ら、このような機構は、動作を再開する前に全ての仮想
アドレスが変換されてしまうまでスカラープロセッサが
待機しなければならない限り、時間的な効果を発揮しな
い。本発明によれば、予想論理装置は、現在エレメント
の仮想アドレス、即ちアドレス変換のために現在処理さ
れているデータエレメントと、ストライド及び残りのベ
クター長さ、即ちベクターにおける残りのデータエレメ
ントの数とに基づいて、ベクターの最後のエレメントの
仮想アドレスを計算するように動作される。予想論理装
置によって計算された最後のエレメントに対する仮想ア
ドレスが現在エレメントに対する仮想アドレスと同じ仮
想ページ数を有しそして現在エレメントの仮想アドレス
が首尾良く有効に変換された場合には、最後の仮想アド
レスに対する仮想ページ数及びそれに対応する物理アド
レス情報が変換バッファに存在し、メモリ管理欠陥がな
いことが分かる。従って、予想論理装置は、各現在仮想
アドレスを計算された最後の仮想アドレスと比較し、そ
して最後の仮想アドレスと現在の仮想アドレスとの仮想
ページ数が一致して現在仮想アドレスの変換が首尾良く
行なわれたときにＭＭＯＫ信号をスカラープロセッサに
送る。これにより、現在エレメントの仮想アドレスが最
後のエレメントの計算された仮想アドレスと同じ仮想ペ
ージにあることが分かるや否やスカラープロセッサが動
作を続けることができる。多くの場合に、現在仮想アド
レスは全ての変換が完了するまで最後の仮想アドレスと
同じページにあり、従って、スカラープロセッサの動作
を早期に再開できることが分かっている。本発明の動作
のシミュレーションにより、本発明の予想論理装置を用
いたときにスカラー及びベクタープロセッサの動作速度
が２０％まで増加することが示された。

本発明の別の特徴によれば、最後のエレメントの仮想ア
ドレスの計算は、左へシフトするハードウェアによって
実施される最後の仮想アドレスの保存近似によって行な
われ、計算速度が高められると共に、予想論理装置に必
要とされるハードウェアの簡単化がもたらされる。上記
保存近似とは、現在仮想アドレスがはゾ最後の仮想アド
レスと同じ仮想ページにある場合に、その実際に最後の
仮想アドレスと・全く同じページにあるとするものであ
る。本発明の左へシフトを実施する特徴は、予想精度を
許容できる程度に下げた状態で予想論理装置の高速且つ
効率的なハードウェア動作をもたらす。

本発明の更に別の特徴によれば、本発明の保存近似モー
ドの予想精度は、各現在エレメントの仮想アドレス、ス
トライド及び残りのエレメントカウントに基づいて各ベ
クターエレメントごとに近似的な最終仮想アドレスを計
算することにより、ベクターの最終データエレメントに
対する仮想アドレスを保存近似で計算し続けるように予
想論理装置を動作することにより増大される。予想論理
装置による連続的な近似計算動作により、近似的な最終
仮想アドレスが実際の最終仮想アドレスに向かって収斂
し、ベクタープロセッサがベクターのデータエレメント
の仮想アドレスを変換し続けるときに予想精度を改善す
ることができる。

本発明の上記及び他の特徴並びに効果を良（理解するた
めに、添付図面を参照して以下に詳細に説明する。

実施例添付図面の特に第１図には、本発明によるコンピュータ
システムが示されている。このコンピュータシステムは
、バス１２によって接続されたスカラープロセッサ１０
及びベクタープロセッサ１１を備えている。スカラープ
ロセッサ１０は、マスタープロセッサとして働いて、全
てのベクター命令及びそれに関連したデータアドレス情
報をバス１２を経てベクタープロセッサ１１に送給する
ことによりスレーブであるベクタープロセッサ１１の動
作を開始したり制御したりするように動作する。一般に
、スカラープロセッサ１０は、中央処理ユニットとして
働き、アプリケーションプログラムの命令を実行する。

スカラープロセッサ１０は、アドレスバス１４を経て主
物理メモリ１３へ適当なアドレス情報を送給しそしてそ
れに関連した命令及びデータを主物理メモリ１３からバ
スシステム１５を経て受け取ることにより、アプリケー
ションプログラムによって必要とされる命令及びデータ
を主物理メモリ１３からフェッチする。

特定の命令がベクター命令であることをスカラープロセ
ッサ１０が確認すると、スカラープロセッサ１０は、バ
ス１２を経てベクタープロセッサ１１にベクター命令を
送給し、これはベクタープロセッサ１１によって素早く
実行される。ベクター命令は、ベースアドレスと、ベク
ター長さと、ベクターストライドと、その発生されたベ
クター命令に基づいて処理されるべきベクターのデータ
エレメントに対する仮想アドレス情報をスカラープロセ
ッサ１０が発生してベクタープロセッサ１１へ送給でき
るようにするための他のベクター情報とを含んでいる。

上記したように、ベクタープロセッサ１１は、データエ
レメントの仮想アドレスの各々をそれに対応する物理ア
ドレスに直列に変換するための変換機構１５を備えてい
る。各々の物理アドレスは、アドレスバス１６を経て主
物理メモリ１３へ送られる。このように、主物理メモリ
１３は、ベクターの個々のデータエレメントを探索しデ
ータバス１７を経てベクタープロセッサ１１へ返送し、
上記発生されたベクター命令に基づいて処理できるよう
にする。ある態様においては、良く知られたようにデー
タフェッチ速度を高めるためにベクタープロセッサ１１
にキャシュメモリが設けられている。いずれの場合にも
、ベクタープロセッサ１１によって発生される各仮想ア
ドレスは、それに対応する物理アドレスに変換しなけれ
ばならない。

メモリ管理の目的上、特に、仮想アドレスから物理アド
レスへの変換及びこれらアドレスの保護のために、メモ
リの単位は１ページとされる。

ページは、一定数のアドレス可能な単位、例えば、５１
２バイトで構成される。ページは当然整列され、即ちペ
ージの第１バイトのアドレスが５１２の倍数となる。仮
想アドレスは３２ビット長さであり、第２図に示すよう
なメモリ管理論理によって区分化される。

第２図を参照すれば、仮想アドレス（ＶＡ）機能のビッ
トは、次の通りである。

フィールド長さ二ビット３１　：　９（ＶＡ＜３１　：
　９＞）フィールド名：仮想ページ数（ＶＰＮ）機能：
仮想ページ数フィールドは、参照すべき仮想ページを指
定する。各仮想アドレススペースには、例えば、８゜３
８８．６０８ページがある。各ページは、５１２バイト
を含む。

フィールド長さ二ビット８　：　０（ＶＡ＜８　：　Ｏ
＞）フィールド名二バイト数機能：バイト数フィールドは、ページ内のバイトアドレ
スを指定する。上記したように、１ページは５１２バイ
トを含んでいる。

更に、第３図に示すように、物理アドレス機能のビット
は、次の通りである。

フィールド長さ二ビット２９：９フィールド名二ページフレーム番号（ＰＦＮ）機能二ペ
ージフレーム番号フィールドは、物理メモリにおけるペ
ージ位置のベースの物理アドレスの上位２１ビツトを指
定する。

フィールド長さ二ビット８：０フィールド名：バイト数機能：バイト数フィールドは、物理メモリのページ内の
バイト位置を指定する。この数は、アドレス変換プロセ
スにおいて不変である。

第１図を再び参照すれば、変換機構１５は、バス１９に
よって変換バッファ１８の入力に接続される。既知の動
作によれば、変換機構１５は、変換されるべき仮想アド
レスから仮想ページ数（ｖｐＮ）＜３１：　Ｏ＞を取り
出し、その仮想ページ数をバス１９を経て変換バッファ
１８に送出する。第４図に示すように、変換バッファは
、仮想ページ数（Ｖ　Ｐ　Ｎ）と、それに対応するペー
ジフレーム番号（ＰＦＮ）とのリストを維持する。

変換バッファ１８は、変換機構１５によりバス１９を経
て送られた仮想ページ数をルックアップし、それに対応
するページフレーム番号をバス２０を経て変換機構１５
へ送出する。変換バッファヒツトは、上記したルックア
ップ動作が首尾良く完了したものとして定義される。

変換バッファヒツトがありそしてメモリ管理欠陥がない
と仮定すれば、変換機構１５は、次のアルゴリズムを実
行することによって仮想アドレスの変換を実行する。

ＰＡ＝＜ＰＦＮ＞’　ＶＡ＜８　：　Ｏ＞但し、ＰＦＮ
は、仮想ページ数に対向して変換バッファにリストされ
たページフレーム番号であり、そり、てＶＡ＜８　：　
Ｏ＞は、変換されるべき仮想アドレスのバイト数である
。アポストロフィー（′）記号は、（ＰＦＮ）とＶＡ＜
８　：　Ｏ＞との間の連結を示すものである。変換動作
は、ベクターのデータエレメントの各仮想アドレスがそ
れに対応する物理アドレスに変換されて物理メモリシス
テムからデータエレメントをフェッチできるようになる
まで続けられる。

変換バッファミスは、ページフレーム番号を与えること
のできない仮想ページ数が変換バッファ１８に与えられ
たときに生じるといえる。この場合、ベクタープロセッ
サ１１は、その仮想ページ数に対するページテーブル入
力を上記したように主物理メモリ１３からフェッチし、
そのページテーブル入力に含まれた対応するページフレ
ーム番号を変換バッファ１８にロードして、変換機構１
５が変換を完了できるようにしなければならない。各変
換バッファのロード動作は、それを完了するのにある程
度の時間を要し、そしてスカラープロセッサＩＯは、現
在ベクター命令の全ての変換バッファミスがベクタープ
ロセッサ１１によって処理されるまでその後のベクター
命令をパイプライン処理しではならない。従って、スカ
ラープロセッサ１０は、現在ベクター命令の処理に関し
てメモリ管理欠陥又は変換バッファミスがないことが確
かめられるまで、次のベクター命令をその命令パイプラ
インにロードしない。

本発明によれば、予想論理装置２１は、特定のベクター
の全てのデータエレメントの仮想アドレスについての有
効な、欠陥のない、全てヒツトの変換を予想し、そして
特定のベクタに対してメモリ管理欠陥も変換バッファミ
スもないことをこの予想論理装置２１が予想したときに
ライン２２を経てスカラープロセッサ１０へＭＭＯＫ信
号を送出するためにベクタープロセッサ１１に設けられ
ている。ＭＭＯ・Ｋ信号は、特定のベクターに関連した
全ての仮想アドレスの変換が完了するのを待機する必要
なく直ちに動作を継続するようにスカラープロセッサＩ
Ｏをイネーブルする。但し、これは、変換バッファ１８
が特定ベクターの全てのデータエレメントに対して必要
な変換情報を含んでいると共に、ページテーブル入力が
処理されているプログラムによるアクセスを禁止する保
護コードを含んでいない場合である。第１図に示すよう
に、予想論理装置２１は、バスシステム２３によって変
換機構１５に接続されており、仮想アドレス情報及び変
換動作の状態、即ち有効ヒツトかミスかを予想論理装置
２１へ送信できるようになっている。又、ベクタープロ
セッサ１１は、ベクターストライド及びベクター長さ情
報を予想論理装置２１へ供給して、該装置２１が以下に
述べるように有効変換動作を予想できるようにする。

本発明の一般的な概念によれば、最後のエレメントの仮
想アドレスは、ベクターロード／記憶動作の始めに予想
論理装置２１によって次のように計算される。

Ｌａ５ｔＶｉｒｔＡＤＤＲ＝ＦｉｒｓｔＶｉｒｔＡＤＤ
Ｒ＋　（（ＶＬＥＮＧＴＨ−１）　本ＶＳＴＲＩＤＥ）
ここで、Ｌａｓ　ｔＶｉ　ｒｔＡＤＤＲは、特定ベクタ
ーの最後のデータエレメントの仮想アドレスであり、Ｆ
ｉｒｓｔＶｉｒｔＡＤＤＲは、特定ベクターの第１デー
タエレメントの仮想アドレスであり、ＶＬＥＮＧＴＨは
ベクターの長さであり、そしてＶＳＴＲＩＤＥはベクタ
ーストライドである。更に、以下で用いるＣｕｒｒｅｎ
ｔＶｉｒｔＡＤＤＲは、現在アドレス変換を受けている
データエレメントの仮想アドレスである。

Ｌａ５ｔＶｉｒｔＡＤＤＲの値は、ベクターロード記憶
動作の始めに一度計算される。各エレメントの仮想アド
レスは、Ｌａ５ｔＶｉｒｔＡＤＤＲと比較され、その両
方が同じ仮想ページ内にあるかどうか判断される。

仮想アドレスがＭＭＯＫ予想論理に用いられるのは、仮
想ページは連続的であるが物理ページは連続的でないか
らである。これにより、ＭＭＯＫ予想を仮想アドレス変
換と並列に行なうことができる。これについて示す擬似
コードは、次の通りである。

／＊　Ｉｎ１ｔ　ｔｈｅ　ｅｌｅｍｅｎｔ　ｃｏｕｎｔ
、　　　　　　　　　　＊／ｅｌｅｍｅｎｔ　　ｃｏｕ
ｎｔ＝０／＊　　　Ｇｅｔ　　ｓｔａｒｔｉｎｇ　　ｖｉｒｔｕ
ａｌ　　ａｄｄｒｅｓｓ、　　　　　　　　　　　　　
　　　　　京／ＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲ＝Ｆｉ
ｒｓｔＶｉｒｔＡＤＤＲ／本Ｆｏｒ　ｅｖｅｒｙ　ｅｌ
ｅｍｅｎｔ　ｕｎｔｉｉ　ｔｈｅ　ｅｎｄ、　　　　　
　　零／ｗｈｉｉｅ（ｅｌｅｍｅｎｔ　ｃｏｕｎｔ　＜
　ＶＬＩＩＮＧＴＨ）　（ｔｒａｎｓｌａｔｅ　Ｃｕｒ
ｒｅｎｔＶｉｒｔＡＤＤＲｔｏ　ａ　ｐｈｙｓｉｃａｌ
　ａｄｄｒｅｓｓｉｆ　　（ＣｕｒｒｅｎｔＶｉｒｔＡ
ＤＤＲ＜３１：９＞＝ＬａｓｔＶｉｒｔＡＤＤＲ＜３１
：９＞）ａｓｓｅｒｔ　ＭＭＯＫ７本　　ｒｎｃｒｅｍｅｎｔ　　ｅｌｅｍｅｎｔ　　ｃ
ｏｕｎｔ、　　　　　　　　　　　　　　　　　　　　
　　本／ｅｌｅｍｅｎｔ−ｃｏｕｎｔ　＝　ｅｌｅｍｅ
ｎｃ−ｃｏｕｎｔ＋１／＊　　　Ｇｅｎｅｒａｔｅ　　
ｎｅｘｔ　　ｖｉｒｔｕａｌ　　ａｄｄｒｅｓｓ、　　
　　　　　　　　　　　　　　　ｚ／ＣｕｒｒｅｎｔＶ
ｉｒｔＡＤＤＲ＝　ＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲ＋
ＶＳＴＲＩＤＥ）　　／零　ｅｎｄ　　ｗｈｉｉｅ、　
　零／ＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲ＜３１：９＞が
Ｌａ５ｔＶｉｒｔＡＤＤＲ＜３１　：９〉に等しい場合
には、アドレスが同じ仮想ページにあり、ＭＭＯＫをア
サートすることができる。

アドレスが同じ仮想ページにない場合には、予想論理装
置２１は、アドレスの発生を続けると共に、Ｃｕｒｒｅ
ｎｔＶｉｒｔＡＤＤＲ＜３１　：９＞とＬａ５ｔＶｉｒ
ｔＡＤＤＲ＜３１　：Ｏ＞との比較を続ける。

上記式には、最後のエレメントの仮想アドレスを計算す
るための乗算項、即ち（（ＶＬＥＮＧＴＨ−１）＊　Ｖ
ＳＴＲＩＤＥ）があることに注意されたい。全乗算器は
比較的複雑な論理ハードウェア装置である。従って、本
発明の１つの好ましい実施例では、最後の仮想アドレス
の近似が左シフト演算を用いて計算される。整数被乗数
の左シフトは、２を乗算することに等しい。整数の被乗
数を左に２回シフトすることは、４を乗算することであ
り、等々となる。左シフトは、ハードウェア的に高速で
且つ効率的である。それ故、（（ＶＬＥＮＧＴＨ−１）
　＊ＶＳＴＲＩＤＥ）乗算の近似は、次のように計算す
ることができる。

１、一方の被乗数（即ち、（ＶＬＥＮＧＴＨ−１）か又
はＶＳＴＲＩＤＥを次に高い２の累乗に丸める。

２、その底２の対数をとる。

３、他方の被乗数を底２の対数の量だけ左へシフトし、
最後のエレメントの仮想アドレスの上限を計算する。

一方の被乗数の値が丸められるので（次に高い２の累乗
に達して左シフトを使用できるようにするために必要で
ある）、予想論理装置２１は、厳密に最後のエレメント
の仮想アドレスはもはや計算しない。そうではなくて、
予想論理装置２１は、最後のエレメントの仮想アドレス
についての上限を計算する。実際の最後のエレメントの
仮想アドレスは、常に、この上限に等しいか又はそれよ
り小さい。

論理設計の容易さから他の底２の対数近似が指示される
。例えば、優先順位エンコーダは、底２の対数機能をは
ゾ実行する。以下のテーブルは、底２の真の対数と、底
２の対数の丸め近似と、底２の対数の優先順位エンコー
ダ近似とをＯないし１６に対して示している。丸め近似
の方が優先順位エンコーダの近似よりも優れていること
に注意されたい。これらは両方とも、底２の実際の対数
に等しいか又はそれより大きい値を与え、従って、最後
の仮想アドレスの近似は、常に、実際の最後の仮想アド
レスに等しいか又はそれより大きくなる。

素上底２の対数近似オペランドＢ　　底２のｌｏｇ　Ｂｏｏｏｏｏｏｏ　　　　　　− ０００００１１１＜ｙ＜２００００１０２　　　２＜ｙ＜３００００１１０　　　２＜ｙ＜３００００１１１　　　　２＜ｙ＜３０００１００１　　　３＜ｙ＜４０００１０１０　　　３＜ｙ＜４０００１０１１　　　　　　　３＜ｙ＜４０００１１０
０　　　３＜ｙ＜４０００１１０１　　　　３＜ｙ＜４０００１１１０　　　　　　　３＜ｙ＜４０００１１１
１　　　３＜ｙ（４等々　　　　等々上記の乗算近似は、底２のｌｏｇＢ　　底２のｌｏｇ　ＢＯｌ等々　　　　　等々次のように、精度類にリストされている。

１、全数乗算は実際の最後の仮想アドレスを発生する。

２、底２の対数の丸め近似を用いた左シフト。

３、底２の対数の優先順位エンコーダ近似を用いた左シ
フト。

左シフトのハードウェア構成を実施する場合ニハ、（Ｖ
ＬＥＮＧＴＨ−１）　又ハＶｓＴＲＩＤＥノイずれカカ
左にシフトされる。はとんどの場合、（ＶＬＥＮＧＴ）
ｌ−１）の底２の対数の近似を実施する方が、ＶＳＴＲ
ＩＤＥの底２の対数よりも必要なロジックが少なくてす
む。

従って、本発明の好ましい実施例では、ｆｖＬＥＮＧＴ
Ｈ−１）底２の対数を近似して、ＶＳＴＲＩＤＥが左へ
シフトされる。

予想論理装置２１の動作についての幾つかの例を以下に
示す（Ｏｘが頭に付いている全ての数字は１６進で示さ
れていることに注意されたい）。

■土第１のデータエレメントの仮想アドレスに基づいて最後
のデータエレメントの仮想アドレスを１回計算すること
を意味するワンショット予想。

例１は次の通りである。

ワンショットＭＭＯＫ予想アルゴリズムストライド＝１６バイト（ＯｘｌＯ）近似を用いる）（次に高い２の累乗に対する近似、即ち丸めを用いる）
＝ＯｘＯ［ＯＯ＋（１６＜＜５）＝ＯｘＯｆＯＯ＋５１２＝ＯｘＯｆＯＯ＋０ｘ２００＝ＯｘｌｌＯＯ近似ページＬａ５ｔＶｉ　ｒｔＡＤＤＲエレメ仮想アｘＯｆｌＯｘＯｆ２０ｘＯｆ３０ｘＯｆ４０ｘＯｆ５０ｘＯｆ６０ｘＯｆ７０ｘＯｆ８０ｘＯｆ９０ｘＯｆａＯ＝ＯｘｌＯＯＯ仮想仮想アドレｘＯｅ００ｘＯｅＯＯｘＯｅＯＯｘＯｅＯＯｘＯｅ００ｘＯｅ００ｘＯｅ００ｘＯｅＯＯｘＯｅ００ｘＯｅ００なしなしなしなしなしなしなしなしなしなし仮想ＬａｓｔＡＤＤＲ１１　　　０ｘＯｆｂ０　　０ｘＯｅＯＯなし＋２　　
　０ｘＯｆｃＯ０ｘＯｅ００　　　なし１３　　　０ｘ
Ｏｆｄ０　　０ｘＯｅ００　　　なし１４　　　０ｘＯ
ｆｅＯ０ｘＯｅＯＯなし１５　　　０ｘＯｆｆＯ０ｘＯ
ｅＯＯなし１６　　　０ｘｌＯＯ００ｘ１０００　　　
ＭＭＯＫ！１７　　　０ｘｌＯ１００ｘｌＯ００１８０ｘ１０２０　　０ｘｉＯＯ０１９０ｘ　０３０　　０ｘ１０００２０　　　０ｘ　０４０　　０ｘ１０００２１　　　０
ｘ１０５０　　０ｘｌＯ００２２０ｘ　０６０　　０ｘ
ｌＯＯＯ２３０ｘ１０７０　　０ｘｌＯＯＯ２４０ｘ１０８０　　０ｘｌＯＯＯ２５０ｘ１０９０　　０ｘ１０００２６　　　０ｘ　Ｏａｏ　　　０ｘｌＯＯＯ２７０ｘ　
ＯｂＯ０ｘｌＯ００２８０ｘ　ＯｃＯ０ｘ１０００２９　　　０ｘｌＯｄ０　　０ｘ１０００予想されるＬ
ａ５ｔＶｉｒｔＡＤＤＲは、０ｘｌｌＯＯであるが、実
際の最後の仮想アドレスは０ｘｌＯｄＯであることに注
意されたい。この例では、近似の不正確さによってＭＭ
ＯＫの発生が遅れることはない。ＭＭＯＫは、予想され
る最後の仮想アドレスと同じ仮想ページ内にある仮想ア
ドレスが首尾良く変換された後に発生される。この例で
は、エレメント翫１６が首尾良く変換された後にＭＭＯ
Ｋが発生され、スカラープロセッサが命令の発生を再開
できる一方、データエレメントＮｏ、１７ないし２９が
アドレス変換を受けられるようにする。

これらの例は、最後のエレメントの仮想アドレスの近似
をページ全体によって行なえるような比較的大きなスト
ライドを用いて構成することができる。スタート仮想ア
ドレスが０ｘＯｆ００で、ベクター長さが３６で、スト
ライドが３２バイトであるようなベクターロード／記憶
動作について考える。この場合も、底２の対数の優先順
位エンコーダ近似を用いると、例２は、次のようになる
。

例旦　。

ワンショットＭＭＯＫ予想アルゴリズム３２バイトスト
−イドＦｉｒｓｔＶｉｒｔＡＤＤＲ＝ＯｘＯｆＯＯストライド
　　　　　　　　　　　＝３２バイト（Ｏｘ２０）ベク
ター長さ　　　　　　　　　　＝３６データエレメント
底２の対数（ベクター長さ−１）＝６（近似を用いる）予想される近似Ｌａ５ＬＶｉｒｔＡＤＤＲ＝ＯｘＯｆ００　　　＋（３
２木６４）＝ＯｘＯｆＯＯ＋（３２＜＜６）＝ＯｘＯｆＯＯ＋２０４８＝ＯｘＯｆＯＯ＋０ｘ０８００＝Ｏｘ１７００近似ページＬａ５ｔＶｉｒｔＡＤＤＲ＝Ｏｘ１６００人里ワンショットＭＭＯＫ予想アルゴリズムを用いた例２の
結果仮想アドレスｘＯｆＯＯｘＯｆ２０ｘＯｆ４０ｘＯｆ６０ｘＯｆ８０Ｏｘ９ｆａＯｘＯｆｃＯｘＯｆｅ０Ｏｘ　０００Ｏｘ１０２０Ｏｘ　０４０Ｏｘ１０６０Ｏｘ　０８０Ｏｘ　ＯａＯＯｘ　ＯｃｏＯｘ　ＯｅＯｘｌｌＯＯＯｘ　１２０Ｏｘｌ１４０Ｏｘｌ１６０Ｏｘ　１８０Ｏｘ　１ａＯＯｘ　１ｃ０Ｏｘ　ｌｅｏＯｘ　２００Ｏｘ　２２０Ｏｘ　２４０Ｏｘ１２６０仮想ページｘＯｅ００ｘＯｅ００ｘＯｅ００ｘＯｅＯ０ｘＯｅＯ０ｘＯｅＯ０ｘＯｅＯ０ｘＯｅ００ｘｌＯＯＯＯｘ　０００Ｏｘ　０００ｘｌＱＱＱＯｘ　０００Ｏｘ　０００ｘｌＯＯＯｘｌＯＯＯＯｘ　０００ｘｌＯＯ０Ｏｘ　０００ｘｌＯＯＯＯｘ　０００Ｏｘ　０００Ｏｘ　０００Ｏｘ　０００Ｏｘ１２００Ｏｘ１２００Ｏｘ１２００Ｏｘ１２００仮想アドレスのページなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなしなし仮想Ｌａ５ｔＡＤＤＲ＝　のページ２８　　　０ｘ１２８０　　０ｘ　２００　　　なし２
９　　　０ｘ１２ａＯ０ｘ１２００　　　なし３０　　
　０ｘ１２ｃ０　　０ｘ　２００　　　なし３１　　　
０ｘ１２ｅＯＯｘ　２００　　　なし３２　　　０ｘ１
３００　　０ｘ　２００　　　なし３３　　　０ｘ１３
２０　　０ｘ　２００　　　なし３４　　　０ｘ１３４
０　　０ｘ　２００　　　なし３５　　　０ｘ１３６０
　　０ｘ１２００　　　なしストライドが比較的大きい
場合には、ＭＭＯＫが発生されておらず、ベクター全体
が完成されていることに注意されたい。スカラープロセ
ッサｌＯは、依然としてＭＭＯＫを待機しており、従っ
て、命令の発生を再開することができる。従って、最後
のエレメントの仮想アドレスの予想は、ＭＭＯＫが決し
て発生されないということに基づく（予想＝Ｏｘ１６０
０　；実際＝Ｏｘ１２００）　。

本発明の更に別の特徴によれば、例２に示すように、近
似計算のやり方に本来ある予想の不正確さは、最後のデ
ータエレメントに対する仮想アドレスを連続的に計算す
るように予想論理装置２１を実施することによって最小
にすることができる。

連続的なＭＭＯＫ予想アルゴリズムを用いると、現在エ
レメントの仮想アドレス、残りのエレメントのカウント
及びストライドに基づいて各ベクターエレメントごとに
種々の最終ベクターアドレスが次のように計算される。

Ｌａ５ｔＶｉｒｔＡＤＤＲ＝（：ｕｒｒｅｎｔＶｉｒｔＡＤＤＲ＋　（残りのエレメ
ント＊ＶＳＴＲＩＤＥ）各エレメントの仮想アドレスは
、そのエレメントの仮想アドレスについて計算された最
後のエレメントの仮想アドレスと比較される。その両方
が同じページにありそして現在の仮想アドレスが首尾良
く変換された場合には、ＭＭＯＫが発生される。

これについて示す擬似コードは、次の通りである。

７京　　１ｎｉｔ　　ｔｈｅ　　ｅｌｅｍｅｎｔ　　ｃ
ｏｕｎｔ、　　　　　　　　　　　　　　　　　　本／
ｅｌｅｍｅｎｔ　ｃｏｕｎｔ＝０７本　　Ｉｎ１ｔ　　ｔｈｅ　　ｒｅｍａｉｎｉｎｇ　
ｅｌｅｍｅｎｔ　　ｃｏｕｎｔ、　　　　　　　　　　
　　　　＊／ｒｅｍａｉｎｉｎｇ　ｅｌｅｍｅｒ＋ｔｓ
　＝　ＶＬＥＮＧＴＨ−１／本　　Ｇｅｔ　　ｓｔａｒ
ｔｉｎｇ　　ｖｉｒｔｕａｌ　　ａｄｄｒｅｓｓ、　　
　　　　　　　　　　　　　　　　木／Ｃｕｒｒｅｎｔ
ＶｉｒｔＡＤＤＲ＝　ＦｉｒｓｔＶｉｒｔＡＤＤＲ／本
　　Ｆｏｒ　　ｅｖｅｒｙ　　ｅｌｅｍｅｎｔ　　ｕｎ
ｔｉｉ　　ｔｈｅ　　ｅｎｄ、　　　　　　　　　　　
　　　　　零／Ｌａ５ｔＶｉｒｔＡＤＤＲ＝ＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲ＋　（ｒｅｍａｉｎｉ
ｎｇ　ｅｌｅｍｅｎｔｓ　＊　ＶＳＴＲＩＤＥ）ｔｒａ
ｎｓｌａｔｅ　ＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲ／零　
　Ａｒｅ　　ｔｈｅ　　ｃｕｒｒｅｎｔ　　ａｎｄ　　
１ａｓｔ　　ｖｉｒｔｕａｌ　　ａｄｄｒ　　ｏｎｔｈ
ｅ　　ｓａｍｅ　ｖｉｒｔｕａｌ　　ｐａｇｅ？　　　
　　　　　　　　　　　　零ｌｉｆ　　（Ｃｕｒｒｅｎ
ｔＶｉｒｔＡＤＤＲ＜３１：９＞　　＝　　Ｌａ５ｔ　
　ＶｉｒｔＡＤＤＲ＜３１：９＞ａｓｓｅｒｔ　ＭＭＯ
Ｋ／木　　Ｐｒｅｐａｒｅ　　ｆｏｒ　　ｎｅｘｔ　　ｅ
ｌｅｍｅｎＬ　　　　　　　　　　　　　　　　　本／
ｅｌｅｍｅｎｔ　ｃｏｕｎｔ　＝　ｅｌｅｍｅｎｔ　ｃ
ｏｕｎｔ　＋　１ＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲ＝　
ＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲ＋　ＶＳＴＲＩＤＥ以
下の表は、第１のワンショットアルゴリズム例の場合と
同様のベクター特性の連続的なアルゴリズムを用いて全
ベクター演算に対し各エレメントごとに行なわれるアド
レスの発生及び最後のアドレスの計算を示している。

且立第１のＶｉｒｔＡＤＤＲ＝ＯｘＯｆＯＯストライド　　
　　　＝１６バイト（ＯｘｌＯ）ベクター長さ　　　　
＝３０データエレメント去■ 連続的なＭＭＯＫ予想アルゴリズムを用いた例３の結果エレメ　残りの　Ｉ、Ｏｇ　　ストラ　現在　　最終　
　現在　　最終　ＭＫント　エレメ　厖２　イド　ＡＤ
ＤＲＡＤＤＲ頁　　　頁ｘ２００Ｏｘ２００Ｏｘ２００Ｏｘ２００Ｏｘ２００Ｏｘ２００ｘＯｆ１０ｘＯｆ２０ｘＯｆ３０ｘＯｆ４０ｘＯｆ５０ｘＯｆ６０ｘｌｌ１０ｘｌ１２０ｘｌ１３０ｘｌ１４０ｘｌ１５０ｘｌ１６０ｘＯｅＯ０ｘＯｅＯＯｘＯｅ００ｘＯｅ００ｘＯｅ００ｘＯｅＯＯｘｌＯＯ０Ｘ１００ＯｘｌＯ００ｘｌＯＯＯｘｌＯ００Ｏｘ１０００なしなしなしなしなしなし２２　　５０ｘ２００　０ｘＯｆ７０　０ｘｌ１７０　
０ｘＯｅＯＯ０ｘ１０００　　なし２１　　５　０ｘ２
００　０ｘＯｆ８０　０ｘｌ１８０　０ｘＯｅ００　０
ｘｌＯＯＯなし２０　　５　０ｘ２（１００ｘＯｆ９０
　０ｘｉ’１９０　０ｘＯｅＯＯ０ｘｌＯＯＯなし１９
　　５　０ｘ２００　０ｘＯｆａ０　０ｘｌｌａ０　０
ｘＯｅＯＯ０ｘｌＯ００なし１８　　５　０ｘ２００　
０ｘＯｆｂＯ０ｘｌｌｂＯ０ｘＯｅ００　０ｘｌＯＯＯ
なし１７　　５　０ｘ２００’０ｘＯｆｃＯ０ｘｌｌｃ
０　０ｘＯｅＯＯ０ｘ１０００　　なし１６　　５　０
ｘ２００　０ｘＯｆｄＯ０ｘｌｌｄ０　０ｘＯｅＯＯ０
ｘｌＯＯＯなし１５　　４’　　０ｘｌＯＯ０ｘＯｆｅ
０　０ｘｌＯｅ０　０ｘＯｅ００　０ｘｌＯ００なし１
４　　４　０ｘｌＯＯ０ｘＯｆｆ０　０ｘｌＯｆ０　０
ｘＯｅＯＯ０ｘｌＯＯＯなし１３　　４　０ｘ１００　
０ｘｌＯ０００ｘｌ１００　０ｘｌＯＯＯ０ｘ１０００
　　陣υＫ”１２　　４　０ｘｌＯＯ０ｘ１０１０　０
ｘｌｌｌＯ０ｘｌＯＯＯ０ｘｌＯＯＯ１１４０ｘｌＯＯ
０ｘ１０２０　０ｘｌ１２０　０ｘ１０００　０ｘｌＯ
ＯＯ１０４０ｘｌＯ００ｘ１０３０　０ｘｌ１３０　０
ｘ１０００　０ｘ１０００９　　４　０ｘｌＯＯ０ｘ１
０４０　０ｘｌ１４０　０ｘ１０００　０ｘ１０００８
　　４　０ｘ１００　０ｘ１０５０　０ｘｌ１５０　０
ｘ１０００　０ｘｌＯＯＯ７３０ｘ０８０　０ｘ１０６
０　０ｘｌＯｅＯ０ｘｌＯＯＯ０ｘ１０００６　　３　
０ｘ０８０　０ｘ１０７０　０ｘｌＯｆＯ０ｘｌＯＯ０
０ｘｌＯＯＯ５３０ｘ０８０　０ｘ１０８０　０ｘｌｌ
ＯＯ０ｘｌＯ０００ｘｌＯＯ０４３０ｘ０８０　０ｘ１
０９０　０ｘｌｌ１０　０ｘｌＯＯＯ０ｘ１０００３　
　　２　０ｘ０４０　０ｘｌＯａＯ０ｘｌＯｅＯ０ｘｌ
ＯＯＯ０ｘ１０００２　　２　０ｘ０４０　０ｘｌＯｂ
Ｏ０ｘｌＯｆ’０　０ｘｌＯ０００ｘ１０００１　　　
１　０ｘ０２０　０ｘｌＯｃＯ０ｘｌＯｅＯ０ｘｌＯＯ
Ｏ０ｘ１００００　　０　０ｘ０１０　０ｘｌＯｄＯ０
ｘｌＯｅ０　０ｘｌＯ０００ｘｌＯＯｘ１００Ｏは、連
続的な予想アルゴリズムに対し、この例のワンショット
アルゴリズムの場合と同じエレメントにおいて発生され
る。Ｌａ５ｔＶｉｒｔＡＤＤＲの予想は、各（：ｕｒｒ
ｅｎｔＶｉｒｔＡＤＤＲごとに変化し、Ｌａ５ｔＶｉｒ
ｔＡＤＤＲの予想は、残りのエレメントカウントの底２
の対数が増加するにつれて著しく良くなる。

肛例４は、連続的な予想アルゴリズムを用いた第２のワン
ショットＭＭＯＫ予想例のベクター特性を模擬するもの
である。ワンショットベースでの最後のエレメントの仮
想アドレス予想（例２を参照）は、ＭＭＯＫが発生され
ないことに基づくものであったことを想起されたい。

ＦｉｒｓｔＶｉｒｔＡＤＤＲ＝ＯｘＯｆ００ストライド
　　　　＝３２バイト（Ｏｘ０２０）ベクター長さ　　
　＝３６データエレメント用いた例４の結果ｂ　　　ｂ　　０ｘ４００　０ｘ１０４０　０ｘ１４４
０　０ｘ１０００　０ｘ１４００　　なし２４　　５　
０ｘ４００　０ｘ１０６０　０ｘ１４６０　０ｘｌＯ０
００ｘ１４００　　なし２３　　５　０ｘ４００　０ｘ
１０８０　０ｘ１４８０　０ｘ１０００　０ｘ１４００
　　なし２２　　５　０ｘ４００　０ｘｌＯａＯ０ｘ１
４ａＯ０ｘｌＯＯ００ｘ１４００　　なし２１　　５　
０ｘ４００　０ｘｌＯｃＯ０ｘ１４ｃＯ０ｘ１０００　
０ｘ１４００　　なし２０　　５　０ｘ４００　０ｘｌ
ＯｅＯ０ｘ１４ｅ０　０ｘｌＯ０００ｘ１４００　　な
し１９　　５　０ｘ４００　０ｘｌｌＯＯ０ｘ１５００
　０ｘ１０００　０ｘ１４００　　なし１８　　５　０
ｘ４００　０ｘｌ１２０　０ｘ１５２０　０ｘｌＯ００
０ｘ１４００　　なし１７　　５　０ｘ４００　０ｘｌ
１４０　０ｘ１５４０　０ｘｌＯＯ００ｘ１４００　　
なし１６　　５　０ｘ４００　０ｘｌ１６０　０ｘ１５
６０　０ｘｌＯ０００ｘ１４００　　なし１５　　４　
０ｘ２００　０ｘｌ１８０　０ｘ＋３８０　０ｘｌＯ０
００ｘ１２００　　なし１４　　４　０ｘ２００　０ｘ
ｌｌａＯ０ｘ１３ａ０　０ｘ１０００　０ｘ１２００　
　なし１３　　４　０ｘ０２００　０ｘｌｌｃ０　０ｘ
１３ｃＯ０ｘ１０００　０ｘ１２００　　なし１２　　
４　０ｘ０２００　０ｘｌｌｅＯ０ｘ１３ｅ０　０ｘｌ
ＯＯＯ０ｘ１２００　　なし１１　　４　０ｘ０２００
　０ｘ１２００　０ｘ１４００　０ｘ１２００　０ｘ１
４００　　なし１０　　４　０ｘ０２００　０ｘ１２２
０　０ｘ１４２０　０ｘ１２００　０ｘ１４００　　な
し９　　４　０ｘ０２００　０ｘ１２４０　０ｘ１４４
０　０ｘ１２００　０ｘ１４００　　なし８　　４　０
ｘ０２００　０ｘ１２６０　０ｘ１４６０　０ｘ１２０
０　０ｘ１４００　　なし７　　３　０ｘ０１００　０
ｘ１２８０　０ｘ１３８０　０ｘ１２００　０ｘ１２０
０　　ｔ／ＦＤＫ６　　３　０ｘＯ１０００ｘ１２ａＯ
０ｘ１３ａＯ０ｘ１２００　０ｘ１２００５　　３　０
ｘ０１００　０ｘ１２ｃＯ０ｘ１３ｃ０　０ｘ１２００
　０ｘ１２００４　　３　０ｘ０１００　０ｘ１２ｅＯ
０ｘ１３ｅＯ０ｘ１２００　０ｘ１２００３　　２　０
ｘＯ０８００ｘ１３００　０ｘ１３８０　０ｘ１２００
　０ｘ１２００２　　２　０ｘ００６０　０ｘ１３２０
．０ｘ１３ａＯ０ｘ１２００　０ｘ１２００１　　　１
　０ｘＯ０４００ｘ１３４０　０ｘ１３８０　０ｘ１２
００　０ｘ１２０００　　　０　０ｘ００２０　０ｘ１
３６０　０ｘ１３８０　０ｘ１２００　０ｘ１２００連
続的なアルゴリズムを用いると、ＭＭＯＫはベクターエ
レメントに返送される。この場合に、連続的なアルゴリ
ズムはワンショットアルゴリズムよりも遥かに優れた予
想を行ない、スカラー／ベクターの通信量及び命令発生
の遅れの著しく少ないシステムが提供される。

第５図を参照すると、各ページテーブル入力は３２ビッ
ト長さであり、ビットの働きは次の通りである。

フィールドの長さ：ビット２０：０フィールド名二ページフレーム番号（ＰＦＮ）機能：特
定の仮想アドレスの仮想ページ数に対応するページフレ
ーム番号を変換するフィールドの長さ二ビット３１：２１フィールド名：アクセスコード機能：ビット３１：２１は、メモリ管理コード、例えば
、どのアプリケーションプログラムがページテーブル入
力にアクセスしたかを定める保護コードを含む。

変換バッファのヒツトの後に、実行されているアプリケ
ーションプログラムがページテーブル入力にアクセスし
たことを確認するために変換機構がアクセスコードをチ
ェックする。プログラムがアクセスした場合には、変換
が完了となる。さもなければ、メモリ管理欠陥が発生さ
れ、ベクタープロセッサが停止し、コンピュータシステ
ムは、上記した例外手順をとることができる。

本発明の好ましい実施例の特徴によれば、ページテーブ
ル入力は４つの連続するページテーブル入力セグメント
において変換バッファ１８にロードされ、各セグメント
は、２にバイト（５１２バイト／頁Ｘ連続する４頁）の
仮想アドレスに対して４ページテーブル入力を含んでい
る。特定の仮想アドレスが首尾良く且つ有効に変換され
たときには、変換機構は、２にバイトセグメントの関連
ページテーブル入力を識別し、そのセグメントの他の３
つのページテーブル入力のアクセスコードを、首尾良く
変換された仮想アドレスの仮想ページ数に対しページテ
ーブル入力のアクセスコードと比較する。この比較が首
尾良く行なわれることは、変換機構１５がそのセグメン
トの４ページテーブル入力に関連した２にバイトに対し
ていずれの仮想アドレスも変換できることを意味する。

この情報を用いて、ＭＭＯＫ信号を発生できることが明
らかであろう。アクセスコードを比較することは、全て
の４ページテーブル入力へのアクセスを決定するための
最も簡単な手段である。然し乍ら、セグメントの各ペー
ジテーブルごとに完全なアクセスチェックを行なってセ
グメントへのアクセスを決定することができる。完全な
アクセスチェックは、アクセスコードが互いに異なるが
、実行されているアプリケーションプログラムによって
全てをアクセスできる場合でも、アクセスを決定する。

ＶＡ＜３１　：　１１＞は、２にバイトのセグメントを
定め、ＶＡ＜１０　：　９＞は、４ページテーブル入力
のどの１つが仮想アドレスとして特定の５１２にページ
に対応するかを指示する。

第６ａ図及び第６ｂ図には、連続的なアルゴリズム及び
ＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲとＬａ５ｔＶｉｒｔＡ
ＤＤＲとの比較を処理するために実施された予想論理装
置２１がブロック図で示されている。現在エレメントの
数及びベクター長さ（ＶＬＥＮＧＴＨ）は、各々、ライ
ン１０１，１０２を経て装置１００へ入力され、残りの
エレメントカウント及び残りのエレメントカウントの底
２の対数を決定する。装置ｌＯＯは、例えば、現在エレ
メントの数をＶＬＥＮＧＴＨから差し引いて残りのエレ
メントカウントを形成するための加算器と、計算された
残りのエレメントカウントの次に高い底２の対数を近似
するための優先順位エンコーダとを備えている。ライン
１０３は、装置１００をストライド左シフト装置１０４
へ接続し、残りのエレメントカウントの底２の対数がこ
のストライド左シフト装置１０４へ入力される。

入力ライン１０５は、ベクターストライド情報をストラ
イド左シフト装置１０４へ入力し、ストライド左シフト
装置１０４が、残りのエレメントカウントの底２の対数
入力だけストライド数を左へシフトするようにする。左
シフト演算の結果は、ライン１０６に出力され、このラ
インは、加算器桁上げ７桁下げ論理装置１０７及び積の
チェック装置２００の各々の入力に接続される。第２人
カライン１０８も、加算器桁上げ７桁下げ論理装置１０
７に接続されていて、現在データエレメントの仮想アド
レスＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲを入力する。

上記したように、Ｌａ５ｔＶｉｒｔＡＤＤＲ＝Ｃｕｒｒ
ｅｎｔＶｉｒｔＡＤＤＲ＋（残すノエレメント＊　ＶＳ
ＴＲＩＤＥ）　テある。ベクターストライド（ＶＳＴＲ
ＩＤＥ）を残りのエレメントカウントの底２の対数だけ
左へシフトする動作をストライド左シフト装置１０４に
よって実行することにより、乗算積（残りのエレメント
＊　ＶＳＴＲＩＤＥ）の近似が与えられる。従って、加
算器の桁上げ７桁下げ論理装置１０７は、ライン１０６
上の左シフトされたＶＳＴＲＴＤＥをライン１０８上の
ＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲに加算し、最後のデー
タエレメントの仮想アドレスＬａ５ｔＶｉｒｔＡＤＤＲ
の保存近似を計算する。

各仮想アドレスは３２ビツトより成り、ＶＡ＜３１＝９
〉は仮想ページ数であり、そしてＶＡ（８：Ｏ〉はペー
ジ内のバイトである。従って、加算器の桁上げ７桁下げ
論理装置１０７の加算演算中に、ＶＡ（９）への桁上げ
もそこからの桁下げもない場合には（ＶＳＴＲＩＤＥは
負のストライドであることに注意されたい）、ストライ
ド左シフト装置ｌ。

４によって計算された積が９ビツト又はそれ以下で表わ
されて（即ち、ストライドの左シフトは５１２バイト未
溝である）これらがＶＡ＜８　：　Ｏ＞に加算されると
きに、Ｌａ５ｔＶｉｒｔＡＤＤＲの仮想ページ数ＶＡ＜
３１　：　９＞がＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲの仮
想ページ数ＶＡ（３１：　９＞と同じでなければならな
いことが確かめられる。従って、本発明のここに述べる
実施例によれば、ＶＡ＜９＞への桁上げ又はここからの
桁下げの信号は、加算演算によってビット９への桁上げ
又は該ビットからの桁下げが生じたときに出力ライン１
０９上に発生される。

ライン１０９は、インバータ１１０の入力に接続されて
おり、加算演算によってＶＡ（９）への桁上げ又はそこ
からの桁下げが生じないときに、該インバータの出力ラ
イン１１１がビット９への桁上げ又は該ビットからの桁
下げがないことを示す信号を発生する。

第６ｂ図に示されたように、ライン！１１は５１２０に
アンドゲート１１．３の入力に接続される。アンドゲー
ト１１３の他方の入力は、「成功裡な変換及び１仮想ペ
ージのみへのアクセス」ライン１２３と、［ストライド
左シフト積く５１２バイト」ライン２０１とに接続され
ている。［成功裡な変換及びｌ仮想ページのみへのアク
セス」ライン１２３は、第１図の変換機構１５及び変換
バッファ１８を備えたＴＢ及びアクセスチェック装置１
１９の１つの出力に接続されている。現在仮想アドレス
は、ライン１２０を経てＴＢ及びアクセスチェック装置
１１９へ入力され、該装置は、現在仮想アドレスが成功
裡に変換されそしてＭＭＯＫ信号を発生する目的で、コ
ンピュータシステムにより実行されているアプリケーシ
ョンプログラムにより現在仮想アドレスのためのページ
テーブル入力のみが物理ページへアクセスできることが
保護又はアクセスコード比較によって指示されるときに
、ライン１１５に信号を発生する。積のチェック装置２
００は、ストライドの左シフト値をチェックするように
働き、このストライド左シフト値が５１２バイトより小
さくなったときにライン２０１に信号を発生し、ＶＡ＜
９＞への桁上げもそこからの桁下げもないことを示すラ
イン１１１上の信号がＣｕｒｒｅｎｔＶｉｒｔＡＤＤＲ
とＬａ５ｔＶｉｒｔＡＤＤＲとの間の仮想ページ識別に
関するある信号を発生することを指示する。ライン１１
１，１２３及び２０１の各々にこれらの信号が発生され
たときには、アンドゲート１１３の出力ライン１２４に
５１２０に信号が発生される。

一方、変換が首尾良く行なわれ、そして２にバイトセグ
メントの４つの連続する全てのページテーブル入力への
アクセスが許されたことがアクセスコード比較によって
指示されたということがＴＢ及びアクセスチェック装置
１１９により判断されると、［成功裡な変換及び４つの
連続する仮想ページへのアクセス」ライン１１５に信号
が発生される。ライン１１５は、２ＫＯＫアンドゲート
１１４の入力に接続される。

又、加算器の桁上げ７桁下げ論理装置１０７は、左にシ
フトされたＶＳＴＲＩＤＥとＣｕｒｒｅｎｔＶｉ　ｒｔ
ＡＤＤＲとの加算演算に、よってＶＡ（１１）への桁上
げ又はそこからの桁下げが生じたときに、ＶＡ＜１１〉
への桁上げ又はそこからの桁下げを表わす信号を出力ラ
イン１５１に発生するように働く。ＶＡ（１０：　９）
は、仮想アドレスに関する２にバイトセグメントの特定
のページテーブル入力を定めるので、Ｌａ５ｔＶｉｒｔ
ＡＤＤＲについての加算演算中にビット１１への桁上げ
もそこからの桁下げもないときには、ストライド左シフ
ト装置１０４によって計算された積が１２ビツト又はそ
れ以下で表わされて（即ち、ストライドの左シフトが２
にバイト未満）これらがＶＡ（１０：　Ｏ）に加算され
るときに、近似されたＬａ５ｔＶｉ　ｒｔＡＤＤＲに対
するページテーブル入力が２にバイトセグメント内にあ
ることが確かめられる。従って、ライン１５１はインバ
ータ１５２に接続され、その出力１５４は、２ＫＯＫア
ンドゲート１１４に接続される。出力１５４は、加算演
算によってビット１１への桁上げもそこからの桁下げも
生じなかったときに、ビット１１への桁上げもそこから
の桁下げも生じないことを示す信号を２ＫＯＫアンドゲ
ート１１４へ発生する。更に、積のチェック装置２００
は、ライン１０６に現われるストライド左シフト値入力
が２にバイトより小さいときにライン２０２に信号を発
生する。ライン２０２は、２ＫＯＫアンドゲート１１４
の入力に接続されている。アンドゲート１１３と同様に
、ライン１１５．１５４及び２０２の各々に信号が発生
されたときには、アンドゲート１１４の出力ライン１２
２に２ＫＯＫ信号が発生される。

出力ライン１２２．１２４の各々は、オアゲート２１０
の各入力に接続され、その出力は、ＭＭＯＫライン２２
を構成する（第１図も参照）。

もちろん、ＴＢ及びアクセスチェック装置１１９は、２
ＫＯＫ又は５１２０に信号のいずれかが任意の時間にオ
アゲート２１０に送られるように一度にライン１１５及
び１２３の１つのみに信号を発生する。２ＫＯＫ信号は
、Ｌａ５ｔＶｉ　ｒｔＡＤＤＲがＣｕｒｒｅｎｔＶｉｒ
ｔＡＤＤＲと同じページにないが２にバイトセグメント
内にはあってそのセグメントへの完全なアクセスが許さ
れるときに、ＭＭＯＫ信号を早期に発生できるようにす
る。

第６ａ図及び第６ｂ図に示された本発明の実施例によれ
ば、ベクタープロセッサ１１は、データエレメントに対
する全ての仮想アドレスの変換。

を完了したときに、ベクターの最後のエレメントである
という信号をライン２５０に発生する。ＴＢ及びアクセ
スチェック装置１１９からのライン２５０及びライン１
２３は、各々、アンドゲート２５１の入力に接続され、
その出力２５２はオアゲート２１Ｏの入力に接続される
。このように、スカラープロセッサ１０は、例えば、メ
モリ管理欠陥又は変換バッファミスが生じたときのよう
にＭＭＯＫ信号がアンドゲート１１３及び１１４を経て
予め発生されない場合には、全てのデータエレメントに
対する仮想アドレスの変換が成功裡に終った際に変換プ
ロセスの完了が知らされる。

【図面の簡単な説明】

第１図は、第１のプロセッサが第２のプロセッサに接続
されて、これらのプロセッサが同期式のマスター／スレ
ーブ関係で接続されたところを示すブロック図、第２図は、仮想アドレスを示すグラフ、第３図は、物理
アドレスを示すグラフ、第４図は、第１図の第２プロセ
ツサの変換バッファを簡単に示す図、第５図は、ページテーブル入力を示すグラフ、そして第６ａ図及び第６ｂ図は、第１図の第２のプロセッサの
予想論理装置を示すブロック図である。ｌＯ・・・スカラープロセッサ１１・・・ベクタープロセッサ１２・・・バス１３・・・物理メモリ１４・・・アドレスバス１５・・・変換機構１７・・・データバスＦＩＧ、　４アクセスコードページフレーム番号ＦＩＧ、　５仮想ページ数ページ内のバイトＦＩＧ、３

Claims

【特許請求の範囲】

（１）特定ベクターのベクター長さ及びベクターストラ
イドに関する情報を受け取り、上記特定ベクターの順序
付けされた１組のデータエレメントに対応する各組の仮
想アドレスの少なくとも一部分を直列に受け取りそして
更に上記１組の仮想アドレスに対応する変換バッファヒ
ット及びミス情報を直列に受け取るための入力装置を具
備し、更に、上記入力装置に接続された計算装置であっ
て、上記順序付けされた１組のデータエレメントの最後
のデータエレメントに関連した仮想アドレス情報を、ベ
クター長さ、ベクターストライド、及び上記１組の仮想
アドレスのうちの少なくとも１つの仮想アドレスに関連
した情報に基づいて計算するように動作する計算装置を
具備し、更に、上記計算装置に接続された比較器であっ
て、上記１組の仮想アドレスのうちの各仮想アドレスの
少なくとも一部分を、上記最後のデータエレメントに関
連した仮想アドレス情報と直列に比較するように動作す
る比較器を具備し、そして更に、上記比較器に接続され
たＭＭＯＫ信号出力装置であつて、ｉ）上記比較器が、上記１組の仮想アドレスのうちのい
ずれか１つの仮想アドレスの少なくとも一部分と、上記
最後のデータエレメントに関連した仮想アドレス情報と
の最初の一致を指示するとき、及びｉｉ）変換バッファのヒット及びミス情報が、上記１組
の仮想アドレスのうちのいずれか１つの仮想アドレスに
ついて有効変換バッファヒットを指示するときに、ＭＭＯＫ信号を発生するように動作するＭＭＯＫ信号出
力装置を具備することを特徴とする予想論理装置。
（２）上記計算装置は、上記最後のデータエレメントに
関連した仮想アドレス情報の上限近似を決定する装置を
備えている請求項１に記載の予想論理装置。
（３）上記装置は、ベクター長さ及びベクターストライ
ドの一方についての底２の対数上限を決定し、ベクター
長さ及びベクターストライドの他方を上記底２の対数上
限だけ左へシフトし、そして上記順序付けされた１組の
データエレメントの第１エレメントの第１仮想アドレス
をベクター長さ及びベクターストライドの上記左へシフ
トされた他方に加算して、上記最後のデータエレメント
に関連した仮想アドレス情報の上限近似を計算するよう
に動作する請求項２に記載の予想論理装置。
（４）上記計算装置は、上記順序付けされた１組のデー
タエレメントのうちの各データエレメントに対し、残り
のエレメントカウント及びベクターストライドの一方に
ついての底２の対数上限を順次に決定する第１装置と、
上記順序付けされた１組のデータエレメントのうちの各
データエレメントに対し、上記第１装置によって決定さ
れた上記底２の対数上限だけ、上記残りのカウント及び
ベクターストライドの他方を上記第１装置に対して順次
に左へシフトするための第２装置とを備えている請求項
１に記載の予想論理装置。
（５）上記計算装置は、上記１組の仮想アドレスのうち
の各仮想アドレスを上記第２装置に対して順次に直列に
上記第２装置の出力に加算して、上記順序付けされた１
組のデータエレメントのうちの各データエレメントに対
し上記最後のデータエレメントに関連した仮想アドレス
情報を計算するための加算器を備えている請求項４に記
載の予想論理装置。
（６）特定ベクターのベクター長さ及びベクターストラ
イドに関する情報を受け取り、上記特定ベクターの順序
付けされた１組のデータエレメントに対応する各組の仮
想アドレスの少なくとも一部分を直列に受け取りそして
更に上記１組の仮想アドレスに対応する変換バッファヒ
ット及びミス情報を直列に受け取るための入力装置を具
備し、更に、上記入力装置に接続された計算装置であっ
て、上記順序付けされた１組のデータエレメントの最後
のデータエレメントに関連した仮想アドレス情報を、ベ
クター長さ、ベクターストライド、及び上記１組の仮想
アドレスのうちの少なくとも１つの仮想アドレスに関連
した情報に基づいて計算するように動作する計算装置を
具備し、上記計算装置は、上記順序付けされた１組のデ
ータエレメントの各々に対し残りのデータエレメントの
カウントを直列に連続的に決定するための第１装置と、
上記順序付けされた１組のデータエレメントの各々に対
し残りのエレメントカウントについての底２の対数上限
を決定する第２装置と、上記順序付けされた１組のデー
タエレメントの各々に対し残りのエレメントカウントに
ついての底２の対数上限だけベクターストライドを左に
シフトするための第３装置とを備えており、更に、上記
計算装置は、上記１組の仮想アドレスのうちの各１つの
仮想アドレスを、上記順序付けされた１組のデータエレ
メントのうちの１つのデータエレメント（この１つのデ
ータエレメントは１つの仮想アドレスに対応する）に対
し、上記残りのエレメントカウントについての底２の対
数上限だけ上記第３装置によって左へシフトされたベク
ターストライドに順次に加算し、上記順序付けされた１
組のデータエレメントの各々に対し、その最後のデータ
エレメントに関連した仮想アドレス情報を直列に連続的
に計算するための加算器を備えており、更に、上記計算装置に接続された比較器であって、上記
１組の仮想アドレスのうちの各１つの仮想アドレスの少
なくとも一部分を、１つの仮想アドレスに対応する１つ
のデータエレメントごとに、上記最後のデータエレメン
トに関連した仮想アドレス情報と直列に比較するように
動作する比較器を具備し、そして更に、上記比較器に接続されたＭＭＯＫ信号出力装置で
あって、ｉ）上記比較器が、いずれか１つの仮想アドレスに対応
する１つのデータエレメントごとに、上記１組の仮想ア
ドレスのうちのいずれか１つの仮想アドレスの少なくと
も一部分と、上記最後のデータエレメントに関連した仮
想アドレス情報との最初の一致を指示するとき、及びｉｉ）変換バッファのヒット及びミス情報が、上記１組
の仮想アドレスのうちのいずれか１つの仮想アドレスに
対して有効変換バッファヒットを指示するときに、ＭＭＯＫ信号を発生するように動作するＭＭＯＫ信号出
力装置を具備することを特徴とする予想論理装置。
（７）上記比較器は、上記仮想アドレスが上記左にシフ
トされたベクターストライドに加えられたときに仮想ア
ドレスの少なくとも１つの予め選択されたビットへの桁
上げ及びそのビットからの桁下げがないかどうを決定し
て、いずれか１つの仮想アドレスと最後のデータエレメ
ントに関する仮想アドレス情報との第１の一致を決定し
そして少なくとも１つの各々の予め選択されたビットへ
の桁上げもそこからの桁下げもないたびに桁下げ／桁上
げなし信号を発生するように動作する桁下げ／桁上げ論
理装置を備えており、積のチェック装置が上記第３装置に接続されており、こ
の積のチェック装置は、各仮想アドレスに対して上記第
３装置によって左へシフトされたベクターストライドが
少なくとも１つの予め選択された値より小さいかどうか
を判断し、そして各仮想アドレスに対して上記第３装置
によって左へシフトされたベクターストライドが少なく
とも１つの予め選択された値よりも小さいときに各々の
少なくとも１つの予め選択された値に対し出力信号を発
生するように動作し、更に、変換バッファ機構が設けられており、これは、上
記１組の仮想アドレスのうちの各１つの仮想アドレスを
直列に変換すると共に、上記１組の仮想アドレスに対す
る少なくとも１つの所定のアクセスコードチェックの各
々に基づいて各有効変換ごとにアクセスチェック信号を
直列に発生するものであり、上記ＭＭＯＫ出力信号装置は少なくとも１つのアンドゲ
ートを備え、少なくとも１つの予め選択されたビットの
各々は、少なくとも１つの予め選択された値及び少なく
とも１つの所定のアクセスコードチェックの各１つに対
応しており、少なくとも１つの予め選択されたビット及
びそれに対応する少なくとも１つの予め選択された値と
、少なくとも１つの所定のアクセスコードチェックとに
対する上記発生された信号は、全て、少なくとも１つの
アンドゲートのうちの１つの各入力に接続され、そして上記少なくとも１つのアンドゲートの各出力は、全ての
入力信号が同時に発生したときにＭＭＯＫ信号を発生す
るように働く請求項６に記載の予想論理装置。
（８）スカラープロセッサと、上記スカラープロセッサに対してマスター／スレーブ関
係で接続されたベクタープロセッサとを具備し、上記スカラープロセッサは、上記ベクタープロセッサに
ベクター命令を発生するように動作し、これらベクター
命令の各々は、ベクターの長さ、ベクターストランド、
及びベクターの順序付けされた１組のデータエレメント
に対応する１組の仮想アドレスを含むベクター情報を含
んでおり、更に、上記１組の仮想アドレスの各々をそれ
に対応する物理アドレスに順次に変換するための変換機
構と、上記スカラープロセッサ、ベクタープロセッサ及び変換
機構の各々に接続された予想論理装置とを具備し、この予想論理装置は、ａ）特定ベクターのベクター長さ及びベクターストライ
ドに関連した情報のような情報を上記スカラー及びベク
タープロセッサから受け取り、上記特定ベクターの順序
付けされた１組のデータエレメントに対応する各組の仮
想アドレスの少なくとも一部分を上記スカラープロセッ
サ及びベクタープロセッサの一方から直列に受け取り、
そして更に、上記１組の仮想アドレスに対応する変換バ
ッファヒット及びミス情報を上記変換機構から直列に受
け取るための入力装置を具備し、ｂ）更に、上記入力装置に接続された計算装置であって
、上記順序付けされた１組のデータエレメントのうちの
最後のデータエレメントに関連した仮想アドレス情報を
、ベクター長さ、ベクターストライド、及び上記１組の
仮想アドレスのうちの少なくとも１つの仮想アドレスに
関連した情報に基づいて計算するように動作する計算装
置を具備し、ｃ）更に、上記計算装置に接続された比較器であって、
上記１組の仮想アドレスのうちの各仮想アドレスの少な
くとも一部分を、上記最後のデータエレメントに関連し
た仮想アドレス情報と直列に比較するように動作する比
較器を具備し、ｄ）更に、上記比較器及びスカラープロ
セッサの各々に接続されたＭＭＯＫ信号出力装置であっ
て、ｉ）上記比較器が、上記１組の仮想アドレスのうちのいずれか１つの仮想アドレスの少なくとも一
部分と、上記最後のデータエレメントに関連した仮想ア
ドレス情報との最初の一致を指示するとき、及びｉｉ）上記変換機構からの変換バッファのヒット及びミ
ス情報が、上記１組の仮想アドレスのうちのいずれか１
つの仮想アドレスについて有効変換バッファヒットを指
示するときに、ＭＭＯＫ信号をスカラープロセッサに発生するように動
作するＭＭＯＫ信号出力装置を具備することを特徴とす
るコンピュータシステム。
（９）スカラープロセッサに対してマスター／スレーブ
関係でベクタープロセッサを動作させる方法において、特定のベクターに関連した第１ベクター命令をベクター
プロセッサへ発生するようにスカラープロセッサを動作
し、上記特定のベクターの順序付けされた１組のデータエレ
メントのうちの最後のデータエレメントに関連した仮想
アドレス情報を計算し、上記順序付けされた１組のデータエレメントのうちのデ
ータエレメントに対応する仮想アドレスを順次に変換し
、各々の仮想アドレスの少なくとも一部分を、上記最後の
データエレメントに関連した仮想アドレス情報と直列に
比較し、上記仮想アドレスの各々に対し変換バッファヒット及び
ミス情報を発生し、以下のときに、即ち、ｉ）上記比較段階が、いずれか１つの仮想アドレスの少
なくとも一部分と、上記最後のデータエレメントに関連
した仮想アドレス情報との最初の一致を指示するとき、
及びｉｉ）上記発生段階が、いずれか１つの仮想アドレスに
ついて有効変換バッファヒットを指示する変換バッファ
ヒット及びミス情報を発生するときに、上記スカラープロセッサへＭＭＯＫ信号を発生し、そし
て上記ＭＭＯＫ信号が発生されたときに命令の発生を続け
るように上記スカラープロセッサを動作することを特徴
とする方法
（１０）上記計算段階は、上記順序付けされた１組のデータエレメントの各データ
エレメントに対し、残りのエレメントカウント及びベク
ターストランドのうちの一方についての底２の対数上限
を最初に順次に計算し、その後、各データエレメントに
対し、データエレメントの上記底２の対数上限だけ上記
残りのエレメントカウント及びベクターストライドの他
方を左へシフトし、そしてその後、上記データエレメントに対応する仮想アドレス
を、データエレメントに対してその手前に段階で決定さ
れた値に加算して、上記順序付けされた１組のデータエ
レメントのうちの各データエレメントに対し、最後のデ
ータエレメントに関連した仮想アドレス情報を計算する
ことにより実行される請求項９に記載の方法。
（１１）上記比較段階は、上記加算段階中に仮想アドレ
スの少なくとも１つの予め選択されたビットを監視して
、その少なくとも１つの予め選択されたビットへの桁上
げがないかそしてそのビットからの桁下げがないかどう
かを判断する段階を備えた請求項１０に記載の方法。