JPH0656594B2 - ベクトルプロセツサ - Google Patents
ベクトルプロセツサInfo
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- JPH0656594B2 JPH0656594B2 JP60095440A JP9544085A JPH0656594B2 JP H0656594 B2 JPH0656594 B2 JP H0656594B2 JP 60095440 A JP60095440 A JP 60095440A JP 9544085 A JP9544085 A JP 9544085A JP H0656594 B2 JPH0656594 B2 JP H0656594B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- vector
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- line
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8061—Details on data memory access
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はプログラム制御のデイジタル計算機、特にベク
トル演算を高速で実行するのに好適なデイジタル計算機
（以下これをベクトルプロセツサとよぶ）のアドレス変
換方式に関する。
トル演算を高速で実行するのに好適なデイジタル計算機
（以下これをベクトルプロセツサとよぶ）のアドレス変
換方式に関する。
科学技術計算に頻繁に現われる大型行列計算などの高速
処理用にベクトルプロセツサが考案されている。このよ
うなベクトルプロセツサの一例として米国CRAY RESEARC
H社のＣＲＡＹ−１があり、この計算機の動作の詳細は
米国特許4,128,880に述べられている。
処理用にベクトルプロセツサが考案されている。このよ
うなベクトルプロセツサの一例として米国CRAY RESEARC
H社のＣＲＡＹ−１があり、この計算機の動作の詳細は
米国特許4,128,880に述べられている。
また、計算機が有する主記憶容量以上のアドレス空間を
ユーザに提供する仮想アドレス方式がある。仮想アドレ
スの実現方式は、たとえば、元岡達編「計算機システム
技術」（オーム社）第４章仮想記憶（４１〜６６頁）に
述べられている。
ユーザに提供する仮想アドレス方式がある。仮想アドレ
スの実現方式は、たとえば、元岡達編「計算機システム
技術」（オーム社）第４章仮想記憶（４１〜６６頁）に
述べられている。
ベクトルプロセツサで仮想アドレス方式を実現している
例もある。しかし、従来の仮想アドレス方式のベクトル
プロセツサでは次のような問題があつた。
例もある。しかし、従来の仮想アドレス方式のベクトル
プロセツサでは次のような問題があつた。
仮想アドレス方式では、通常、主記憶上に必要なデータ
が存在しないことをアドレス変換機構が検出すると、ペ
ージ・フオールト割込みが発生し、オペレーテイング・
システム（ＯＳ）が二次記憶上にあるデータを主記憶上
に転送する処理（ページング）を行なう。そしてアドレ
ス変換テーブルを変更して必要なデータが主記憶上にあ
ることを示すようにし、本来の処理を再開する。このよ
うすを第１図に示す。このように必要なデータが必要に
なつた時点でページングにより確保する方式は一般にオ
ンデイマンド・ページングとよばれている。
が存在しないことをアドレス変換機構が検出すると、ペ
ージ・フオールト割込みが発生し、オペレーテイング・
システム（ＯＳ）が二次記憶上にあるデータを主記憶上
に転送する処理（ページング）を行なう。そしてアドレ
ス変換テーブルを変更して必要なデータが主記憶上にあ
ることを示すようにし、本来の処理を再開する。このよ
うすを第１図に示す。このように必要なデータが必要に
なつた時点でページングにより確保する方式は一般にオ
ンデイマンド・ページングとよばれている。
従来のベクトル・プロセツサではオンデイマンド・ペー
ジングを採用していたため、ページング処理は、データ
が必要となつた時点になつてはじめて行なわれる。その
間本来の処理が中断し、処理時間が長くなるという問題
があつた。
ジングを採用していたため、ページング処理は、データ
が必要となつた時点になつてはじめて行なわれる。その
間本来の処理が中断し、処理時間が長くなるという問題
があつた。
本発明の目的は、ベクトルプロセツサにおいてベクトル
の主記憶参照に必要なアドレスを別途前もつて作成し、
アドレス変換を行なつてページフオールトのチエツクを
行なうことにより、オンデイマンドではなく、先行的に
ページング（これをプリ・ページングとよぶ）させるこ
とが可能な手段を提供するものである。
の主記憶参照に必要なアドレスを別途前もつて作成し、
アドレス変換を行なつてページフオールトのチエツクを
行なうことにより、オンデイマンドではなく、先行的に
ページング（これをプリ・ページングとよぶ）させるこ
とが可能な手段を提供するものである。
第２図にプリページングの基本的考え方を示す。すなわ
ち、本来のベクトル処理と平行して、将来参照するはず
のベクトルアドレスをあらかじめ先行的に生成し、アド
レス変換を行なつて、ページフオールトが発生するか否
かチエツクする。そして、ページフオールト割込みが発
生した場合には、先行的にページング処理を行ない、必
要なページを主記憶に転送しておく。これによつて、本
来のベクトル処理ではページングを不要とすることがで
きる。本発明はこの先行的なベクトルアドレスの生成と
アドレス変換によるページフオールトチエツクを行なう
手段を提供する。
ち、本来のベクトル処理と平行して、将来参照するはず
のベクトルアドレスをあらかじめ先行的に生成し、アド
レス変換を行なつて、ページフオールトが発生するか否
かチエツクする。そして、ページフオールト割込みが発
生した場合には、先行的にページング処理を行ない、必
要なページを主記憶に転送しておく。これによつて、本
来のベクトル処理ではページングを不要とすることがで
きる。本発明はこの先行的なベクトルアドレスの生成と
アドレス変換によるページフオールトチエツクを行なう
手段を提供する。
以下、本発明の一実施例を説明する。はじめに先行的に
ベクトルアドレスを生成できる理由について説明する。
ベクトルアドレスを生成できる理由について説明する。
ベクトルプロセツサでのベクトルの主記憶参照は一般に
先頭ベクトル要素アドレスと、ベクトル要素間隔アドレ
スを与えることによつて行なう。すなわち、先頭ベクト
ル要素アドレスをＶＡ０、ベクトル要素間隔アドレスを
ＶＩとすると、第ｉベクトル要素アドレスＶＡｉは ＶＡｉ＝ＶＡ０＋ＶＩ＊（ｉ−１） で求めることができる。これらの計算は、実際には、Ｖ
Ａ０＋ＶＩでＶＡ１を求め、ＶＡ１＋ＶＩでＶＡ２を得
る。これを繰返すことによつて次々とベクトル要素アド
レスを求め、このアドレスによつて主記憶参照を行つて
必要なベクトル要素を読出したり、格納したりするとこ
ろでベージングは一般にはページ単位（たとえば４Ｋバ
イト）で行なわれる。すなわち、ベクトルアドレスは第
３図に示すごとく、セグメントアドレス，ページアドレ
ス，ページ内アドレスにわけられる。この図の場合、ペ
ージサイズは４Ｋバイトである。この中には、ベクトル
要素はベクトル要素間隔アドレスにもよるが最大５１２
個まで含まれる（１ベクトル要素を８バイト長とした場
合）。いいかえれば、一度主記憶にデータが存在するこ
とが確認できれば、別のページに対する主記憶参照に移
らない限り、ページングは生じない。
先頭ベクトル要素アドレスと、ベクトル要素間隔アドレ
スを与えることによつて行なう。すなわち、先頭ベクト
ル要素アドレスをＶＡ０、ベクトル要素間隔アドレスを
ＶＩとすると、第ｉベクトル要素アドレスＶＡｉは ＶＡｉ＝ＶＡ０＋ＶＩ＊（ｉ−１） で求めることができる。これらの計算は、実際には、Ｖ
Ａ０＋ＶＩでＶＡ１を求め、ＶＡ１＋ＶＩでＶＡ２を得
る。これを繰返すことによつて次々とベクトル要素アド
レスを求め、このアドレスによつて主記憶参照を行つて
必要なベクトル要素を読出したり、格納したりするとこ
ろでベージングは一般にはページ単位（たとえば４Ｋバ
イト）で行なわれる。すなわち、ベクトルアドレスは第
３図に示すごとく、セグメントアドレス，ページアドレ
ス，ページ内アドレスにわけられる。この図の場合、ペ
ージサイズは４Ｋバイトである。この中には、ベクトル
要素はベクトル要素間隔アドレスにもよるが最大５１２
個まで含まれる（１ベクトル要素を８バイト長とした場
合）。いいかえれば、一度主記憶にデータが存在するこ
とが確認できれば、別のページに対する主記憶参照に移
らない限り、ページングは生じない。
ここでＶＩを４Ｋバイトより小さな値とし、ＶＡ０を含
むページアドレスをＰＶＡ０（ＶＡ０の下１２ビットを
無視したアドレス）とする。プリページングの実現のた
めに、ＰＶＡ０，ＰＶＡ０＋１，ＰＶＡｏ＋２，……を
求めてこの値でアドレス変換を行ない、必要なページが
主記憶上にあるかチエツクする。そしてなければページ
ングにより主記憶に必要なページを転送するという動作
を本来のＶＡｉのアドレスにもとづく主記憶参照と並行
して実行する。本来のベクトル参照はあるページに着目
すると、その内の複数個のベクトル要素を次々と参照す
るのが一般であるから本来のベクトル参照の速度よりも
ページの類主記憶存在チエツクの方が速く先行的なペー
ジング、すなわちプリページングを行うことができ、必
要な時点でページングを行なうオンデイマンド・ページ
ングよりも処理速度を向上させることができる。
むページアドレスをＰＶＡ０（ＶＡ０の下１２ビットを
無視したアドレス）とする。プリページングの実現のた
めに、ＰＶＡ０，ＰＶＡ０＋１，ＰＶＡｏ＋２，……を
求めてこの値でアドレス変換を行ない、必要なページが
主記憶上にあるかチエツクする。そしてなければページ
ングにより主記憶に必要なページを転送するという動作
を本来のＶＡｉのアドレスにもとづく主記憶参照と並行
して実行する。本来のベクトル参照はあるページに着目
すると、その内の複数個のベクトル要素を次々と参照す
るのが一般であるから本来のベクトル参照の速度よりも
ページの類主記憶存在チエツクの方が速く先行的なペー
ジング、すなわちプリページングを行うことができ、必
要な時点でページングを行なうオンデイマンド・ページ
ングよりも処理速度を向上させることができる。
なお、ＶＩが４Ｋバイト以上の場合には、１ページに１
ベクトル要素しか含まれないのであるからプリページン
グの効果はなくなるので、オンデイマンド・ページング
で行なうこととする。しかし、このような場合は稀であ
る。
ベクトル要素しか含まれないのであるからプリページン
グの効果はなくなるので、オンデイマンド・ページング
で行なうこととする。しかし、このような場合は稀であ
る。
プリページングの処理終了は、与えられたベクトル長Ｖ
Ｌからあらかじめ計算しておいた最終ベクトル要素アド
レスすなわち、 ＶＡ０＋ＶＩ＊（ＶＬ−１） を含むページアドレスよりもＰＶＡｏ＋ｎが大きくなつ
たときをもつて判断する。
Ｌからあらかじめ計算しておいた最終ベクトル要素アド
レスすなわち、 ＶＡ０＋ＶＩ＊（ＶＬ−１） を含むページアドレスよりもＰＶＡｏ＋ｎが大きくなつ
たときをもつて判断する。
第４図は本発明を実施しているベクトルプロセツサ中の
ベクトルの主記憶参照に必要な部分をとり出したもので
ある。ｂ１は主記憶（ＭＳ）、ｂ２は主記憶制御ユニツ
ト（ＳＣＵ）、ｂ３０〜３３は主記憶参照要求回路（Ｖ
ＲＥＱ）である。各ＶＲＥＱの中には、アドレス変換器
（ＡＴ）：ｂ４、ベクトルアドレス生成器（ＶＡＧ）：
ｂ５、ベクトルページアドレス生成器（ＰＡＧ）：ｂ
６、先行アドレス変換器（ＰＡＴ）：ｂ７を含む。ここ
で、ｂ４，ｂ７のアドレス変換器は一般の汎用計算機が
有するアドレス変換機構と同一のもので、高速アドレス
変換用バツフア：ＴＬＢを含んだものであるが、この動
作については後述する。
ベクトルの主記憶参照に必要な部分をとり出したもので
ある。ｂ１は主記憶（ＭＳ）、ｂ２は主記憶制御ユニツ
ト（ＳＣＵ）、ｂ３０〜３３は主記憶参照要求回路（Ｖ
ＲＥＱ）である。各ＶＲＥＱの中には、アドレス変換器
（ＡＴ）：ｂ４、ベクトルアドレス生成器（ＶＡＧ）：
ｂ５、ベクトルページアドレス生成器（ＰＡＧ）：ｂ
６、先行アドレス変換器（ＰＡＴ）：ｂ７を含む。ここ
で、ｂ４，ｂ７のアドレス変換器は一般の汎用計算機が
有するアドレス変換機構と同一のもので、高速アドレス
変換用バツフア：ＴＬＢを含んだものであるが、この動
作については後述する。
ＶＲＥＱが複数個存在するのは、複数のベクトル参照を
並列に行なわせるためであるが、本実施例ではそれは本
質的ではないので、この中の１つのＶＲＥＱの動作を述
べるにとどめる。
並列に行なわせるためであるが、本実施例ではそれは本
質的ではないので、この中の１つのＶＲＥＱの動作を述
べるにとどめる。
通常のベクトル参照では、線ｌ８にて先頭ベクトル要素
アドレス（ＶＡ０）、線ｌ９にてベクトル要素間隔（Ｖ
Ｉ）、線ｌ１０にてベクトル長（ＶＬ）をＶＡＧ，ｂ５
に与えてベクトル要素アドレスＶＡ１を先に述べた方式
で計算する。これは仮想アドレスである。次にこのＶＡ
ｉを線ｌ４にてＡＴ，ｂ４に入力してアドレス変換し実
アドレスを求め線ｌ２０，線ｌ１をインタフエースとし
てＳＣＵ，ｂ２，ＭＳ，ｂ１を参照する。
アドレス（ＶＡ０）、線ｌ９にてベクトル要素間隔（Ｖ
Ｉ）、線ｌ１０にてベクトル長（ＶＬ）をＶＡＧ，ｂ５
に与えてベクトル要素アドレスＶＡ１を先に述べた方式
で計算する。これは仮想アドレスである。次にこのＶＡ
ｉを線ｌ４にてＡＴ，ｂ４に入力してアドレス変換し実
アドレスを求め線ｌ２０，線ｌ１をインタフエースとし
てＳＣＵ，ｂ２，ＭＳ，ｂ１を参照する。
本発明での主旨であるプリページングを実現するため
に、まずＰＡＧ，ｂ６にもＶＡ０，ＶＩ，ＶＬをそれぞ
れ線ｌ８，ｌ９，ｌ１０を介して入力する。そしてＰＡ
Ｇ，ｂ６にてベクトルページアドレスを次々と求め、そ
れを線ｌ６にてＰＡＴ，ｂ７に送る。ＰＡＴ，ｂ７は線
ｌ１３にて示されたセグメントテーブル先頭アドレスに
もとづいて線ｌ６を介して受取つた仮想アドレスに対し
アドレス変換を行なう。線３０はＭＳ，ｂ１上にあるア
ドレス変換テーブルを参照するためのインタフエース線
であう。そして、アドレス変換の結果、必要とするセグ
メントやページが主記憶上にないことがわかると、ペー
ジフオールトやセグメントフオールト等のアドレス変換
フオールトが発生したことを線ｌ１１で、そのときの仮
想アドレスを線ｌ１２で、アドレス変換フオールトの種
類を線ｌ１３にてベクトルプロセツサ内の割込み処理機
構に知らせる。割込み処理機構はここには図示していな
い。これ以降の処理は従来の割込み処理と同一である。
すなわちそのとき実行中のプログラムの処理が中断さ
れ、アドレス変換フオールト割込みが発生する。このと
き、あわせて、アドレス変換フオールトの種類と仮想ア
ドレスが知らされる。通常はオペレーテイングシステム
（ＯＳ）が以降の割込みに対する処理を行なう。ＯＳは
アドレス変換フオールトの種類を解析し、ページフオー
ルトならば、その仮想アドレスが示すページ上のプログ
ラムやデータ主記憶上に二次記憶から転送し、ページテ
ーブルをそのページが主記憶上に存在することを示すよ
うに変更する。
に、まずＰＡＧ，ｂ６にもＶＡ０，ＶＩ，ＶＬをそれぞ
れ線ｌ８，ｌ９，ｌ１０を介して入力する。そしてＰＡ
Ｇ，ｂ６にてベクトルページアドレスを次々と求め、そ
れを線ｌ６にてＰＡＴ，ｂ７に送る。ＰＡＴ，ｂ７は線
ｌ１３にて示されたセグメントテーブル先頭アドレスに
もとづいて線ｌ６を介して受取つた仮想アドレスに対し
アドレス変換を行なう。線３０はＭＳ，ｂ１上にあるア
ドレス変換テーブルを参照するためのインタフエース線
であう。そして、アドレス変換の結果、必要とするセグ
メントやページが主記憶上にないことがわかると、ペー
ジフオールトやセグメントフオールト等のアドレス変換
フオールトが発生したことを線ｌ１１で、そのときの仮
想アドレスを線ｌ１２で、アドレス変換フオールトの種
類を線ｌ１３にてベクトルプロセツサ内の割込み処理機
構に知らせる。割込み処理機構はここには図示していな
い。これ以降の処理は従来の割込み処理と同一である。
すなわちそのとき実行中のプログラムの処理が中断さ
れ、アドレス変換フオールト割込みが発生する。このと
き、あわせて、アドレス変換フオールトの種類と仮想ア
ドレスが知らされる。通常はオペレーテイングシステム
（ＯＳ）が以降の割込みに対する処理を行なう。ＯＳは
アドレス変換フオールトの種類を解析し、ページフオー
ルトならば、その仮想アドレスが示すページ上のプログ
ラムやデータ主記憶上に二次記憶から転送し、ページテ
ーブルをそのページが主記憶上に存在することを示すよ
うに変更する。
第５図は、ＰＡＧ，ｂ６の詳細を示したものである。線
ｌ８．ｌ９，ｌ１０からＶＡ０，ＶＩ，ＶＬがそれぞれ
レジスタｒ１，ｒ２，ｒ３に入力される。次に、 ＶＡ０＋ＶＩ＊（ＶＬ−１） の計算を行ない、その結果の下１２ビツトを無視した値
をレジスタｒ４に保存しておく。この計算は、次のよう
に行なう。まずレジスタｒ３の出力（線ｌ１０４上）を
減算器ｃ３に入力して１だけ減じ、その結果を線ｌ１０
６を介して乗算器ｅ２の一方に入力する。次にレジスタ
ｒ２の出力を線ｌ１０３を介して乗算器ｅ２のもう一方
に入力して、ＶＩ＊（ＶＬ−１）を求める。その結果を
加算器ｅ３の一方に入力し、もう一方にレジスタｒ１に
あるＶＡ０を線ｌ１０１を介して入力して加算する。こ
れで ＶＡ０＋ＶＩ＊（ＶＬ−１） を求めることができる。
ｌ８．ｌ９，ｌ１０からＶＡ０，ＶＩ，ＶＬがそれぞれ
レジスタｒ１，ｒ２，ｒ３に入力される。次に、 ＶＡ０＋ＶＩ＊（ＶＬ−１） の計算を行ない、その結果の下１２ビツトを無視した値
をレジスタｒ４に保存しておく。この計算は、次のよう
に行なう。まずレジスタｒ３の出力（線ｌ１０４上）を
減算器ｃ３に入力して１だけ減じ、その結果を線ｌ１０
６を介して乗算器ｅ２の一方に入力する。次にレジスタ
ｒ２の出力を線ｌ１０３を介して乗算器ｅ２のもう一方
に入力して、ＶＩ＊（ＶＬ−１）を求める。その結果を
加算器ｅ３の一方に入力し、もう一方にレジスタｒ１に
あるＶＡ０を線ｌ１０１を介して入力して加算する。こ
れで ＶＡ０＋ＶＩ＊（ＶＬ−１） を求めることができる。
以上の準備がととのうと、プリページングのためのアド
レス生成を開始する。まず、レジスタｒ１上のページア
ドレスが線ｌ６を介して送出される。また同時に加算器
ｅ１にも入力され、１が加算され、その結果は線ｌ１０
０を介して再びレジスタｒ１にセツトされる。このセツ
トは線ｌ１０８を介して制御される。すなわち、レジス
タｒ１へのセツトはクロツク発生器ｃ１からのクロツク
により指示されるが、このクロツクがレジスタｒ１に入
力されるのは次の２つの場合である。１つはベクトル要
素間隔アドレスが入つているレジスタｒ２のページアド
レスが０のときである。この検出はレジスタｒ２のペー
ジアドレスを線ｌ１０２を介して零検出器ＺＤ，ｃ２に
入力し、０の場合のみ線ｌ１０５を介して“１”を送出
してＯＲゲートｇ２、ＡＮＤゲートｇ１を制御し、クロ
ツクを線ｌ１０８にのせる。もう１つは、ページアドレ
スが最終ベクトル要素アドレスよりも大きくない場合で
ある。この検出は、最終ベクトル要素のページアドレス
が入つているレジスタｒ４の内容と線ｌ６を比較器ｅ４
に入力し、線ｌ６が等しいか小さいときに線ｌ１０９に
“１”を送出する。この場合もＯＲゲートｇ２、ＡＮＤ
ゲートｇ１を制御してクロツクを線ｌ１０８にのせるよ
うにする。
レス生成を開始する。まず、レジスタｒ１上のページア
ドレスが線ｌ６を介して送出される。また同時に加算器
ｅ１にも入力され、１が加算され、その結果は線ｌ１０
０を介して再びレジスタｒ１にセツトされる。このセツ
トは線ｌ１０８を介して制御される。すなわち、レジス
タｒ１へのセツトはクロツク発生器ｃ１からのクロツク
により指示されるが、このクロツクがレジスタｒ１に入
力されるのは次の２つの場合である。１つはベクトル要
素間隔アドレスが入つているレジスタｒ２のページアド
レスが０のときである。この検出はレジスタｒ２のペー
ジアドレスを線ｌ１０２を介して零検出器ＺＤ，ｃ２に
入力し、０の場合のみ線ｌ１０５を介して“１”を送出
してＯＲゲートｇ２、ＡＮＤゲートｇ１を制御し、クロ
ツクを線ｌ１０８にのせる。もう１つは、ページアドレ
スが最終ベクトル要素アドレスよりも大きくない場合で
ある。この検出は、最終ベクトル要素のページアドレス
が入つているレジスタｒ４の内容と線ｌ６を比較器ｅ４
に入力し、線ｌ６が等しいか小さいときに線ｌ１０９に
“１”を送出する。この場合もＯＲゲートｇ２、ＡＮＤ
ゲートｇ１を制御してクロツクを線ｌ１０８にのせるよ
うにする。
以上からわかるように、ベクトルのページアドレスに次
々と１を加算してはベクトル・ページアドレスを送出す
る動作を、最終ベクトル要素のページアドレスより大き
くなるまでくりかえす。
々と１を加算してはベクトル・ページアドレスを送出す
る動作を、最終ベクトル要素のページアドレスより大き
くなるまでくりかえす。
第６図はアドレス変換機構を示したものである。アドレ
ス変換は線ｌ２０１を介して入力された仮想アドレス
は、第３図に示したようなセグメント，ページ，ページ
内の３つのアドレスフイールドに区切られているとす
る。まずセグメントアドレスが線ｌ２０２に送出され、
一方線ｌ１４により入力され、レジスタｒ１０上にある
セグメント・テーブル先頭アドレスと加算器ｃ１０で加
算され、セグメントテーブルｔ１（これは主記憶上にあ
る）内のページテーブルアドレスを線ｌ２０７上によみ
出す。この内容を線ｌ２０３上にあるページアドレスが
加算器ｃ１１で加算され、ページテーブルｔ２（これも
主記憶上にある）の実ページアドレスを線ｌ２０９によ
み出す。この実ページアドレスとレジスタｒ１１から線
ｌ２０６に介してとり出したページ内アドレスを結合し
て実アドレスとし、レジスタｒ１２にセツトする。ま
た、セグメントテーブルｔ１，ページテーブルｔ２をよ
んだときに、セグメントまたはページが主記憶上にない
（セグメントフオールトまたはページフオールトとな
る）ことを示すビツトＩが“１”の場合には、アドレス
変換フオールトになることを示す。この情報は線ｌ２０
８，ｌ２１０にのせられ、ＯＲゲートｇ１０でＯＲさ
れ、レジスタｒ１３にセツトされる。一方ページフオー
ルトを示す情報は線ｌ２１０を介してレジスタｒ１４に
セツトされる。レジスタｒ１３，ｒ１４の出力である線
ｌ２１３，ｌ２１４はそれぞれアドレス変換フオールト
およびアドレス変換フオールトの種類（本実施例ではセ
グメントフオールト時は“０”、ページフオールト時は
“１”となる）を示す。アドレス変換フオールトとなつ
た仮想アドレスはレジスタｒ１１から線ｌ２０５を介し
て出力される。なお、セグメントあるいはページフオー
ルトが検出された場合にはそれ以降の変換処理は行なわ
れない。
ス変換は線ｌ２０１を介して入力された仮想アドレス
は、第３図に示したようなセグメント，ページ，ページ
内の３つのアドレスフイールドに区切られているとす
る。まずセグメントアドレスが線ｌ２０２に送出され、
一方線ｌ１４により入力され、レジスタｒ１０上にある
セグメント・テーブル先頭アドレスと加算器ｃ１０で加
算され、セグメントテーブルｔ１（これは主記憶上にあ
る）内のページテーブルアドレスを線ｌ２０７上によみ
出す。この内容を線ｌ２０３上にあるページアドレスが
加算器ｃ１１で加算され、ページテーブルｔ２（これも
主記憶上にある）の実ページアドレスを線ｌ２０９によ
み出す。この実ページアドレスとレジスタｒ１１から線
ｌ２０６に介してとり出したページ内アドレスを結合し
て実アドレスとし、レジスタｒ１２にセツトする。ま
た、セグメントテーブルｔ１，ページテーブルｔ２をよ
んだときに、セグメントまたはページが主記憶上にない
（セグメントフオールトまたはページフオールトとな
る）ことを示すビツトＩが“１”の場合には、アドレス
変換フオールトになることを示す。この情報は線ｌ２０
８，ｌ２１０にのせられ、ＯＲゲートｇ１０でＯＲさ
れ、レジスタｒ１３にセツトされる。一方ページフオー
ルトを示す情報は線ｌ２１０を介してレジスタｒ１４に
セツトされる。レジスタｒ１３，ｒ１４の出力である線
ｌ２１３，ｌ２１４はそれぞれアドレス変換フオールト
およびアドレス変換フオールトの種類（本実施例ではセ
グメントフオールト時は“０”、ページフオールト時は
“１”となる）を示す。アドレス変換フオールトとなつ
た仮想アドレスはレジスタｒ１１から線ｌ２０５を介し
て出力される。なお、セグメントあるいはページフオー
ルトが検出された場合にはそれ以降の変換処理は行なわ
れない。
以上が通常のアドレス変換過程であるが、アドレス変換
テーブル（セグメント，ページテーブル）が主記憶上に
あるため、毎回この処理を行なつていたのでは時間を要
する。このため、高速の連想記憶に仮想と実のページア
ドレス対を登録しておき、まず、ここに登録されている
かチエツクする方式を採用するのがふつうである。この
連想記憶をＴＬＢ（Table Lookaside Buffer）とよぶ。
線ｌ２０４上の仮想ページアドレスをＴＬＢ，ｔ３に入
力すると、ＴＬＢ，ｔ３は入力された仮想ページアドレ
スと一対する仮想ページアドレスが登録されているかチ
エツクし、登録されていれば、これと対となつている実
ページアドレスを線ｌ２１２上によみ出して、レジスタ
ｒ１２にセツトする。ＴＬＢ，ｔ３に一致する仮想ペー
ジアドレスが登録されていなければ、さきにのべたアド
レス変換過程を実行し、求めた実ページアドレスと、仮
想ページアドレスを対にしてＴＬＢに登録しておく。以
上がアドレス変換機構の動作である。
テーブル（セグメント，ページテーブル）が主記憶上に
あるため、毎回この処理を行なつていたのでは時間を要
する。このため、高速の連想記憶に仮想と実のページア
ドレス対を登録しておき、まず、ここに登録されている
かチエツクする方式を採用するのがふつうである。この
連想記憶をＴＬＢ（Table Lookaside Buffer）とよぶ。
線ｌ２０４上の仮想ページアドレスをＴＬＢ，ｔ３に入
力すると、ＴＬＢ，ｔ３は入力された仮想ページアドレ
スと一対する仮想ページアドレスが登録されているかチ
エツクし、登録されていれば、これと対となつている実
ページアドレスを線ｌ２１２上によみ出して、レジスタ
ｒ１２にセツトする。ＴＬＢ，ｔ３に一致する仮想ペー
ジアドレスが登録されていなければ、さきにのべたアド
レス変換過程を実行し、求めた実ページアドレスと、仮
想ページアドレスを対にしてＴＬＢに登録しておく。以
上がアドレス変換機構の動作である。
以上に述べたように、ベクトル参照に必要なページアド
レスを次々と生成して先行的にアドレス変換を行ない、
必要なページを実際の使用時に先立つて主記憶上に転送
しておく動作を本来のベクトル参照と並行に行なわせる
ことにより、オンデイマンド・ページング方式よりも処
理時間の短縮をはかることが可能となる。
レスを次々と生成して先行的にアドレス変換を行ない、
必要なページを実際の使用時に先立つて主記憶上に転送
しておく動作を本来のベクトル参照と並行に行なわせる
ことにより、オンデイマンド・ページング方式よりも処
理時間の短縮をはかることが可能となる。
第１図は従来のベクトル処理でのページングを示す図、
第２図は本発明によるベクトル処理のプリページングを
示す図、第３図は本発明でのアドレスフイールドを示す
図、第４図は本発明の構度を示す図、第５図はこの中の
１回路であるベクトルページアドレス生成器の構成を示
す図、第６図はアドレス変換機構を示す図である。 第４図において、ｂ３０−３３は主記憶参照要求回路、
ｂ４はアドレス変換器、ｂ５はベクトルアドレス生成
器、ｂ６はベクトルページアドレス生成器、ｂ７は先行
アドレス変換器、第５図において、ｒ１はベクトルアド
レス、ｒ２はベクトル間隔、ｒ３はベクトル長、ｒ４は
最終ベクトルページアドレスを保持するレジスタ、ｅ
１，ｅ３は加算器、ｅ２は乗算器、ｅ４は比較器、ｃ２
は零検出器である。
第２図は本発明によるベクトル処理のプリページングを
示す図、第３図は本発明でのアドレスフイールドを示す
図、第４図は本発明の構度を示す図、第５図はこの中の
１回路であるベクトルページアドレス生成器の構成を示
す図、第６図はアドレス変換機構を示す図である。 第４図において、ｂ３０−３３は主記憶参照要求回路、
ｂ４はアドレス変換器、ｂ５はベクトルアドレス生成
器、ｂ６はベクトルページアドレス生成器、ｂ７は先行
アドレス変換器、第５図において、ｒ１はベクトルアド
レス、ｒ２はベクトル間隔、ｒ３はベクトル長、ｒ４は
最終ベクトルページアドレスを保持するレジスタ、ｅ
１，ｅ３は加算器、ｅ２は乗算器、ｅ４は比較器、ｃ２
は零検出器である。
Claims (1)
- 【請求項１】仮想アドレスをサポートするベクトルプロ
セツサにおいて、先頭ベクトル要素アドレスとベクトル
要素間隔アドレスから、ベクトル要素の主記憶参照に必
要なベクトル要素アドレスのうちのベクトルページアド
レスを生成するベクトルページアドレス生成回路と、そ
の生成回路によつて得られたベクトルページアドレスを
アドレス変換する先行アドレス変換機構を有することに
より、本来のベクトルの主記憶参照と並列してページン
グ動作を可能とするベクトルプロセツサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095440A JPH0656594B2 (ja) | 1985-05-07 | 1985-05-07 | ベクトルプロセツサ |
| US06/859,373 US4768146A (en) | 1985-05-07 | 1986-05-05 | Vector data refer circuit with a preceding paging control for a vector processor apparatus therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095440A JPH0656594B2 (ja) | 1985-05-07 | 1985-05-07 | ベクトルプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61253561A JPS61253561A (ja) | 1986-11-11 |
| JPH0656594B2 true JPH0656594B2 (ja) | 1994-07-27 |
Family
ID=14137757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60095440A Expired - Lifetime JPH0656594B2 (ja) | 1985-05-07 | 1985-05-07 | ベクトルプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4768146A (ja) |
| JP (1) | JPH0656594B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5063497A (en) * | 1987-07-01 | 1991-11-05 | Digital Equipment Corporation | Apparatus and method for recovering from missing page faults in vector data processing operations |
| JPS6467680A (en) * | 1987-09-09 | 1989-03-14 | Hitachi Ltd | Vector processor |
| US5113521A (en) * | 1988-03-18 | 1992-05-12 | Digital Equipment Corporation | Method and apparatus for handling faults of vector instructions causing memory management exceptions |
| US5179674A (en) * | 1988-07-25 | 1993-01-12 | Digital Equipment Corporation | Method and apparatus for predicting valid performance of virtual-address to physical-address translations |
| US5058003A (en) * | 1988-12-15 | 1991-10-15 | International Business Machines Corporation | Virtual storage dynamic address translation mechanism for multiple-sized pages |
| JP2503702B2 (ja) * | 1989-12-19 | 1996-06-05 | 日本電気株式会社 | アドレス変換装置 |
| JPH0546407A (ja) * | 1991-08-12 | 1993-02-26 | Toshiba Corp | スタツク管理システム |
| US5357619A (en) * | 1992-01-10 | 1994-10-18 | Digital Equipment Corporation | Paged memory scheme |
| US5895501A (en) * | 1996-09-03 | 1999-04-20 | Cray Research, Inc. | Virtual memory system for vector based computer systems |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3533075A (en) * | 1967-10-19 | 1970-10-06 | Ibm | Dynamic address translation unit with look-ahead |
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| US4218743A (en) * | 1978-07-17 | 1980-08-19 | International Business Machines Corporation | Address translation apparatus |
| US4231088A (en) * | 1978-10-23 | 1980-10-28 | International Business Machines Corporation | Allocating and resolving next virtual pages for input/output |
| US4290104A (en) * | 1979-01-02 | 1981-09-15 | Honeywell Information Systems Inc. | Computer system having a paging apparatus for mapping virtual addresses to real addresses for a memory of a multiline communications controller |
| US4513371A (en) * | 1982-07-29 | 1985-04-23 | Ncr Corporation | Computer interface apparatus using split-cycle lookahead addressing for faster access to paged memory |
| JPS59128670A (ja) * | 1983-01-12 | 1984-07-24 | Hitachi Ltd | ベクトル処理装置 |
| US4620275A (en) * | 1984-06-20 | 1986-10-28 | Wallach Steven J | Computer system |
-
1985
- 1985-05-07 JP JP60095440A patent/JPH0656594B2/ja not_active Expired - Lifetime
-
1986
- 1986-05-05 US US06/859,373 patent/US4768146A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61253561A (ja) | 1986-11-11 |
| US4768146A (en) | 1988-08-30 |
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