JPH0240948A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0240948A JPH0240948A JP63191327A JP19132788A JPH0240948A JP H0240948 A JPH0240948 A JP H0240948A JP 63191327 A JP63191327 A JP 63191327A JP 19132788 A JP19132788 A JP 19132788A JP H0240948 A JPH0240948 A JP H0240948A
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- JP
- Japan
- Prior art keywords
- cmos
- circuit
- logic
- integrated circuit
- channel mos
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＣＭＯＳ半導体集積回路に関し、特に、ＣＭＯ
Ｓ論理回路の伝搬遅延特性を集積回路の外部から制御可
能にした半導体集積回路に関する。
Ｓ論理回路の伝搬遅延特性を集積回路の外部から制御可
能にした半導体集積回路に関する。
［従来の技術］
ＣＭＯＳ半導体集積回路の伝搬遅延時間のうち、立上が
り時間はＰチャンネルＭＯＳ）ランジスタのオン抵抗と
出力負荷容量の積に依存し、立下がり時間はＮチャンネ
ルＭＯＳトランジスタのオン抵抗と出力負荷容量との積
に依存する。
り時間はＰチャンネルＭＯＳ）ランジスタのオン抵抗と
出力負荷容量の積に依存し、立下がり時間はＮチャンネ
ルＭＯＳトランジスタのオン抵抗と出力負荷容量との積
に依存する。
通常、ＭＯＳトランジスタのオン抵抗はプロセス変動・
温度に依存し、出力負荷容量は回路構成及びチップ上の
配線ルーティングに依存する。
温度に依存し、出力負荷容量は回路構成及びチップ上の
配線ルーティングに依存する。
［発明が解決しようとする課題］
上述した従来のＣＭＯＳ半導体集積回路は、伝搬遅延時
間を決定する要素の制御が困難であることから、伝搬遅
延時間の調整及び出力波形の整形を行うことができない
という問題点があった。
間を決定する要素の制御が困難であることから、伝搬遅
延時間の調整及び出力波形の整形を行うことができない
という問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、
集積回路の外部から伝搬遅延特性の制御が可能な半導体
集積回路を提供することを目的とする。
集積回路の外部から伝搬遅延特性の制御が可能な半導体
集積回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体集積回路は、外部端子から抵抗値を
制御可能な第１及び第２の可変抵抗素子と、前記第１の
可変抵抗素子を介して電源に接続され、前記第２の可変
抵抗素子を介して接地されたＣＭＯＳ論理回路とを具備
したことを特徴とする半導体集積回路。
制御可能な第１及び第２の可変抵抗素子と、前記第１の
可変抵抗素子を介して電源に接続され、前記第２の可変
抵抗素子を介して接地されたＣＭＯＳ論理回路とを具備
したことを特徴とする半導体集積回路。
［作用］
本発明によれば、ＣＭＯＳ論理回路の電源接続経路に介
挿された第１の可変抵抗素子がＰチャンネルＭＯＳトラ
ンジスタのオン抵抗を決定し、ＣＭＯＳ論理回路の接地
経路に介挿された第２の可変抵抗素子がＮチャンネルＭ
ＯＳトランジスタのオン抵抗を決定するように作用する
。これら２つの可変抵抗素子の抵抗値は外部端子より制
御可能であるため、ＣＭＯＳ論理回路の立上がり時間及
び立下がり時間を夫々独立に制御でき、結局、回路の伝
搬遅延特性の制御が可能になる。
挿された第１の可変抵抗素子がＰチャンネルＭＯＳトラ
ンジスタのオン抵抗を決定し、ＣＭＯＳ論理回路の接地
経路に介挿された第２の可変抵抗素子がＮチャンネルＭ
ＯＳトランジスタのオン抵抗を決定するように作用する
。これら２つの可変抵抗素子の抵抗値は外部端子より制
御可能であるため、ＣＭＯＳ論理回路の立上がり時間及
び立下がり時間を夫々独立に制御でき、結局、回路の伝
搬遅延特性の制御が可能になる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明を集積回路の内部インバータ・ゲートに
適用した実施例を示す図である。この回路は、Ｐチャン
ネルＭＯＳトランジスタ１及びＮチャンネルＭＯＳ）ラ
ンジスタ２のゲート同士及びドレイン同士を接続し、そ
の各節点を論理入力及び論理出力としてなるＣＭＯＳイ
ンバータ回路と、この回路の電源側及び接地側に夫々介
挿されたＮチャンネル又はＰチャンネルのＭＯＳ）ラン
ジスタ３及び４とにより構成される。ＭＯＳ）ランジス
タ３，４は可変抵抗素子として使用されるもので、その
ゲートは夫々外部入力端子５．６に接続されている。
適用した実施例を示す図である。この回路は、Ｐチャン
ネルＭＯＳトランジスタ１及びＮチャンネルＭＯＳ）ラ
ンジスタ２のゲート同士及びドレイン同士を接続し、そ
の各節点を論理入力及び論理出力としてなるＣＭＯＳイ
ンバータ回路と、この回路の電源側及び接地側に夫々介
挿されたＮチャンネル又はＰチャンネルのＭＯＳ）ラン
ジスタ３及び４とにより構成される。ＭＯＳ）ランジス
タ３，４は可変抵抗素子として使用されるもので、その
ゲートは夫々外部入力端子５．６に接続されている。
ＣＭＯＳインバータ回路の入力には集積回路の内部信号
が与えられ、出力には他の内部ゲートが接続されている
。その等測的な負荷容量をコンデンサ７で表現する。
が与えられ、出力には他の内部ゲートが接続されている
。その等測的な負荷容量をコンデンサ７で表現する。
ここで、ＰチャンネルＭＯＳトランジスタ１のオン抵抗
値をＲＩＯＮ、ＮチャンネルＭＯＳ）ランジスタ２のオ
ン抵抗値をＲ２ｏ、、外部入力端子５に印加される電圧
Ｖ、に依存して定まるＭＯＳトランジスタ３のソース・
ドレイン間の抵抗値をＲ３（Ｖ５）、外部入力端子６に
印加される電圧ｖ６に依存して定まるＭＯＳ）ランジス
タ４のソース・ドレイン間の抵抗値をＲ４（Ｖ、６ ）
、コンデンサ７の容量をＣ１電源電圧をＶＤＤとした
とき、ＭＯＳトランジスタ１及び２で構成されるＣＭＯ
Ｓインバータ・ゲートの論理出力電圧Ｖ。ｕｔは、出力
が立上がる場合には、ＰチャンネルＭＯＳ）−ランジス
タ１がオフからオンになった時刻をｔ＝０として Ｖｏｕｔ−ＶＤＤ・ ［１− 十 出力が立下がる場合には、ＰチャンネルＭＯＳ）−ラン
ジスタ２がオフからオンになった時刻をｔ＝０として ■・・ｔ＝ｖｏｏ・ ・・・ （２） で表現される。
値をＲＩＯＮ、ＮチャンネルＭＯＳ）ランジスタ２のオ
ン抵抗値をＲ２ｏ、、外部入力端子５に印加される電圧
Ｖ、に依存して定まるＭＯＳトランジスタ３のソース・
ドレイン間の抵抗値をＲ３（Ｖ５）、外部入力端子６に
印加される電圧ｖ６に依存して定まるＭＯＳ）ランジス
タ４のソース・ドレイン間の抵抗値をＲ４（Ｖ、６ ）
、コンデンサ７の容量をＣ１電源電圧をＶＤＤとした
とき、ＭＯＳトランジスタ１及び２で構成されるＣＭＯ
Ｓインバータ・ゲートの論理出力電圧Ｖ。ｕｔは、出力
が立上がる場合には、ＰチャンネルＭＯＳ）−ランジス
タ１がオフからオンになった時刻をｔ＝０として Ｖｏｕｔ−ＶＤＤ・ ［１− 十 出力が立下がる場合には、ＰチャンネルＭＯＳ）−ラン
ジスタ２がオフからオンになった時刻をｔ＝０として ■・・ｔ＝ｖｏｏ・ ・・・ （２） で表現される。
これらの（１）式及び（２）式から明らかなように、外
部入力端子５及び６に印加する電圧ｖ５及び■６により
論理出力電圧■。、の立上がり特性及び立下がり特性を
独立して制御することが可能である。従って、これらの
関係を用いて従来不可能であった０ＭＯ３論理ゲートの
伝搬遅延時間の調整及び出力波形の整形が半導体集積回
路の外部端子より可能となる。
部入力端子５及び６に印加する電圧ｖ５及び■６により
論理出力電圧■。、の立上がり特性及び立下がり特性を
独立して制御することが可能である。従って、これらの
関係を用いて従来不可能であった０ＭＯ３論理ゲートの
伝搬遅延時間の調整及び出力波形の整形が半導体集積回
路の外部端子より可能となる。
第２図は本発明を集積回路の外部入力インバータ・バッ
ファに適用した例であり、ＣＭＯＳインバータ回路の論
理入力に外部論理入力端子８を介して入力信号が与えら
れる以外は、構成及び動作とも第１図の回路と同様であ
る。
ファに適用した例であり、ＣＭＯＳインバータ回路の論
理入力に外部論理入力端子８を介して入力信号が与えら
れる以外は、構成及び動作とも第１図の回路と同様であ
る。
第３図は本発明を外部出力インバータ・バッファに適用
した例であり、ＣＭＯＳインバータ回路の論理出力が外
部論理出力端子９を介して、等偏負荷容量７に接続され
ている以外は構成・動作とも第１図の回路と同様である
。
した例であり、ＣＭＯＳインバータ回路の論理出力が外
部論理出力端子９を介して、等偏負荷容量７に接続され
ている以外は構成・動作とも第１図の回路と同様である
。
なお、上記実施例ではＣＭＯＳインバータ回路を例にと
ったが、本発明は０ＭＯ３論理ゲート、演算回路等のＣ
ＭＯ３回路全搬に適用可能であることはいうまでもない
。
ったが、本発明は０ＭＯ３論理ゲート、演算回路等のＣ
ＭＯ３回路全搬に適用可能であることはいうまでもない
。
［発明の効果］
以上説明したように本発明はＣＭＯＳ論理回路の電源接
続経路及び接地経路に夫々独立した外部端子から制御さ
れる可変抵抗素子を挿入することにより、従来不可能で
あったＣＭＯ３論理ゲートの伝搬遅延時間の調整及び出
力波形の整形が半導体集積回路の外部端子から可能とな
るという効果がある。
続経路及び接地経路に夫々独立した外部端子から制御さ
れる可変抵抗素子を挿入することにより、従来不可能で
あったＣＭＯ３論理ゲートの伝搬遅延時間の調整及び出
力波形の整形が半導体集積回路の外部端子から可能とな
るという効果がある。
第１図は本発明の第１の実施例に係るＣＭＯＳ半導体集
積回路の回路図、第２図は本発明の第２の実施例に係る
ＣＭＯＳ半導体集積回路の回路図、第３図は本発明の第
３の実施例に係るＣＭＯＳ半導体集積回路の回路図であ
る。 １；ＰチャンネルＭＯＳトランジスタ、２；Ｎチャンネ
ルＭＯ３）ランジスタ、３，４；ＭＯＳトランジスタ、
５，６；外部入力端子、７；等価負荷容量、８；外部論
理入力端子、９；外部論理出力端子
積回路の回路図、第２図は本発明の第２の実施例に係る
ＣＭＯＳ半導体集積回路の回路図、第３図は本発明の第
３の実施例に係るＣＭＯＳ半導体集積回路の回路図であ
る。 １；ＰチャンネルＭＯＳトランジスタ、２；Ｎチャンネ
ルＭＯ３）ランジスタ、３，４；ＭＯＳトランジスタ、
５，６；外部入力端子、７；等価負荷容量、８；外部論
理入力端子、９；外部論理出力端子
Claims (1)
- （１）外部端子から抵抗値を制御可能な第１及び第２の
可変抵抗素子と、前記第１の可変抵抗素子を介して電源
に接続され、前記第２の可変抵抗素子を介して接地され
たＣＭＯＳ論理回路とを具備したことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191327A JPH0240948A (ja) | 1988-07-30 | 1988-07-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191327A JPH0240948A (ja) | 1988-07-30 | 1988-07-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0240948A true JPH0240948A (ja) | 1990-02-09 |
Family
ID=16272710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191327A Pending JPH0240948A (ja) | 1988-07-30 | 1988-07-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0240948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136664A (ja) * | 1991-08-14 | 1993-06-01 | Advantest Corp | 可変遅延回路 |
| KR100465968B1 (ko) * | 1997-07-31 | 2005-04-20 | 삼성전자주식회사 | 전원전압및온도의존특성을개선한씨모스인버터회로 |
-
1988
- 1988-07-30 JP JP63191327A patent/JPH0240948A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136664A (ja) * | 1991-08-14 | 1993-06-01 | Advantest Corp | 可変遅延回路 |
| KR100465968B1 (ko) * | 1997-07-31 | 2005-04-20 | 삼성전자주식회사 | 전원전압및온도의존특성을개선한씨모스인버터회로 |
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