JPH0241694Y2 - - Google Patents
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- JPH0241694Y2 JPH0241694Y2 JP16343685U JP16343685U JPH0241694Y2 JP H0241694 Y2 JPH0241694 Y2 JP H0241694Y2 JP 16343685 U JP16343685 U JP 16343685U JP 16343685 U JP16343685 U JP 16343685U JP H0241694 Y2 JPH0241694 Y2 JP H0241694Y2
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- JP
- Japan
- Prior art keywords
- counter
- address
- write
- circuit
- signal
- Prior art date
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
〔産業上の利用分野〕
本考案は、非同期データ書き込み読み出し回路
に関する。 〔従来の技術〕 最近、民生用電気機器にデジタル信号処理技術
が適用されることが多くなつたが、たとえば、被
制御系から検出された信号（非同期データ）をラ
ンダムアクセスメモリ（Random Access
Memory 以下、RAMと称する）の指定のアド
レスに逐次書き込み、記憶された非同期データを
逐次読み出して、一定の周波数に同期したデータ
として取り扱うとか、書き込みと読み出しの非同
期性を計測して被制御系を制御することが行われ
ている。 被制御系としは種々のものがあるが、たとえ
ば、光学式デジタルオーデイオデイスクプレーヤ
の回転系がある。この回転系は、光学式デジタル
オーデイオデイスクから読み取つた信号（非同期
データ）をRAMの指定のアドレスに逐次書き込
み、記憶されたデータを一定周期で読み出す。ま
た、この非同期性を計測してモータ制御エラー信
号を発生させて、回転系を制御するようにした構
成を有する。 （註） 光学式デジタルオーデイオデイスクから
読み取られた信号は、デイスクの偏心、モータの
回転速度変化などにより非同期データとなる。 このような回転系における非同期データ書き込
み読み出し回路としては、フアーストイン・フア
ーストアウトメモリ（FIFO First−in−First−
Out）と称されるものや、次のような構成を有す
るメモリ回路がある。 第３図において説明する。 １は書き込みアドレスクロツクWaが入力され
る書き込み用アドレスカウンタ、２は読み出しア
ドレスクロツクRaが入力される読み出し用アド
レスカウンタ、３はアドレスセレクタで、RAM
４の命令（書き込み、読み出し）が実行されるア
ドレスが上記書き込み用アドレスカウンタ１、読
み出し用アドレスカウンタ２によつて指定され
る。５は入力バツフア回路である。 上記アドレスセレクタ３、RAM４、入力バツ
フア回路５は書き込み信号Wrに同期して動作し、
データが入力バツフア回路５を通してRAM４の
指定のアドレスに逐次書き込まれる。 一方、RAM４の指定のアドレスに書き込まれ
た入力データはラツチ信号Rrに同期してラツチ
回路６から逐次出力される。 〔考案が解決しようとする問題点〕 前者のFIFOメモリは記憶容量が小さく、また、
後者は、書き込み動作と読み出し動作が一致した
場合、書き込みアドレスクロツクWa、読み出し
アドレスクロツクRaのうちいずれか一方を制御
するか、あるいは、命令無効としなければなら
ず、そのための回路構成が複雑になる。 〔問題点を解決するための手段〕 本考案は、書き込み信号Wrと読み出しアドレ
スクロツクRaとが重らない場合、読み出しアド
レスクロツクRaから所定時間Ｔ経過後にラツチ
信号Rrを形成し、また、読み出しアドレスクロ
ツクRaと書き込み信号Wrとが重なつた場合は、
書き込み信号Wrが終つてから所定時間Ｔ経過後
にラツチ信号Rrを形成することにより、上記の
問題点を解決したもので、 上記した従来のメモリ回路において、 (イ) 上記読み出しアドレスクロツクRaによつて
セツトされるフリツプフロツプ回路１１。 (ロ) 当該フリツプフロツプ回路１１の出力と上記
書き込み信号Wrが入力されるAND回路１２。 (ハ) プリセツト手段によつて初期値がプリセツト
され、当該初期値からクロツク信号をカウント
し、フルカウントでキヤリー信号を出力すると
ともに、当該キヤリー信号によつて上記フリツ
プフロツプ回路１１をリセツトするカウンタで
あつて、上記AND回路１２の出力によつて上
記初期値からクロツク信号をカウント可能な状
態になるカウンタ７。 (ニ) 当該カウンタ７が所定値になつたときにラツ
チ信号Rrを形成する手段。 を具備することを特徴とするものである。 〔作 用〕 本考案の特徴的部分の作用についてのみ説明す
ると、書き込み信号Wrと読み出きアドレスクロ
ツクRaとが重なつた場合、 読み出しアドレスクロツクRaによつてフリツ
プフロツプ回路がセツトされ、その出力Ｑは
〔Ｈ〕となるが、書き込み信号Wrは〔Ｌ〕状態を
保持している。したがつて、カウンタはカウンタ
動作を停止し初期状態のままで待機している。 書き込み信号Wrが終つて〔Ｈ〕になると、こ
の〔Ｈ〕と上記出力Ｑ〔Ｈ〕とのAND出力が
〔Ｈ〕となり、これによつて、カウンタが初期値
からカウント可能な状態になり、クロツク信号が
逐次カウントされる。 カウンタが所定のカウント値になつた時点で、
すなわち、書き込み信号Wrが終つてから所定時
間（Ｔ）経過後にラツチ信号Rrが形成されて出
力される。 〔実施例〕 第１図において説明する。図中、第３図の従来
例と同等部分には同一符号を附し、その説明は省
略する。 ７は所定の時間Ｔを定めるためのプリセツトカ
ウンタで、クロツク信号CKが入力されるクロツ
ク入力端子７ａ、イネーブルおよびロード端子７
ｂ、カウンタを開始す初期値を設定するプリセツ
ト手段８が設けられている。プリセツト手段８と
しては、各プリセツト端子を接地または所定の電
圧を印加することにより実現することができる。
また、カウンタ７はイネーブルロード信号（後
述）によつて初期値からカウント可能な状態にな
る。 カウンタ７は、プリセツトされた初期値A0 〔AnAn−１ …… A2A1〕 から上記クロツク信号CKをカウントし、フルカ
ウント値Af 〔１ １ １ …… １ １ 〕 になつた時点でキヤリー信号Caを出力する。 また、カウンタ７の出力Ｑ 〔QnQn−１ …… Q2Q1〕 のうちLSB（Least significant bit ２進数のデー
タで最も小さい桁のビツト）の出力〔Q1〕のみ
インバータ回路９を通してそれぞれ第１のAND
回路１０に入力し、そのAND出力をラツチ信号
Rrとして取り出す。 １１はRSフリツプフロツプ回路で、セツト端
子１１ｓに読み出しアドレスクロツクRaが入力
され、その出力Ｑが第２のAND回路１２の一方
の入力端子に入力され、他方の入力端子に書き込
み信号Wrが入力される。そして、両信号のAND
出力がイネーブルロード信号として上記カウンタ
７のイネーブルおよびロード端子７ｂに入力され
る。これによつて、カウンタ７が初期値からカウ
ント可能な状態になる。 また、RSフリツプフロツプ回路１１のリセツ
ト端子１１ｒには、上記カウンタ７がフルカウン
ト値Afになつた時点で上記キヤリー信号Caが入
力されて、リセツトされる。 以下、上記〔実施例〕の動作を第２図のタイム
チヤートを参照して説明する。 (1) 書き込み信号Wrと読み出しアドレスクロツ
クRaとが重ならない場合 この状態では、書き込み信号Wrは〔Ｈ〕で
あり、RAM４は読み出し状態にある。 セツト端子１１ｓに入力される読み出しアド
レスクロツクRaによつてRSフリツプフロツプ
回路１１がセツトされ、その出力Ｑ〔Ｈ〕と書
き込み信号Wr〔Ｈ〕とのAND出力〔Ｈ〕がカ
ウンタ７のイネーブルおよびロード端子７ｂに
入力される。これによつて、カウンタ７が初期
値Ａ０からカウント可能な状態になり、クロツ
ク信号CKが逐次カウントされる。 カウンタ７がフルカウント値Afのひとつ手
前の値Af−１ 〔１ １ １ …… １ ０〕 で、LSB〔Q1〕（
に関する。 〔従来の技術〕 最近、民生用電気機器にデジタル信号処理技術
が適用されることが多くなつたが、たとえば、被
制御系から検出された信号（非同期データ）をラ
ンダムアクセスメモリ（Random Access
Memory 以下、RAMと称する）の指定のアド
レスに逐次書き込み、記憶された非同期データを
逐次読み出して、一定の周波数に同期したデータ
として取り扱うとか、書き込みと読み出しの非同
期性を計測して被制御系を制御することが行われ
ている。 被制御系としは種々のものがあるが、たとえ
ば、光学式デジタルオーデイオデイスクプレーヤ
の回転系がある。この回転系は、光学式デジタル
オーデイオデイスクから読み取つた信号（非同期
データ）をRAMの指定のアドレスに逐次書き込
み、記憶されたデータを一定周期で読み出す。ま
た、この非同期性を計測してモータ制御エラー信
号を発生させて、回転系を制御するようにした構
成を有する。 （註） 光学式デジタルオーデイオデイスクから
読み取られた信号は、デイスクの偏心、モータの
回転速度変化などにより非同期データとなる。 このような回転系における非同期データ書き込
み読み出し回路としては、フアーストイン・フア
ーストアウトメモリ（FIFO First−in−First−
Out）と称されるものや、次のような構成を有す
るメモリ回路がある。 第３図において説明する。 １は書き込みアドレスクロツクWaが入力され
る書き込み用アドレスカウンタ、２は読み出しア
ドレスクロツクRaが入力される読み出し用アド
レスカウンタ、３はアドレスセレクタで、RAM
４の命令（書き込み、読み出し）が実行されるア
ドレスが上記書き込み用アドレスカウンタ１、読
み出し用アドレスカウンタ２によつて指定され
る。５は入力バツフア回路である。 上記アドレスセレクタ３、RAM４、入力バツ
フア回路５は書き込み信号Wrに同期して動作し、
データが入力バツフア回路５を通してRAM４の
指定のアドレスに逐次書き込まれる。 一方、RAM４の指定のアドレスに書き込まれ
た入力データはラツチ信号Rrに同期してラツチ
回路６から逐次出力される。 〔考案が解決しようとする問題点〕 前者のFIFOメモリは記憶容量が小さく、また、
後者は、書き込み動作と読み出し動作が一致した
場合、書き込みアドレスクロツクWa、読み出し
アドレスクロツクRaのうちいずれか一方を制御
するか、あるいは、命令無効としなければなら
ず、そのための回路構成が複雑になる。 〔問題点を解決するための手段〕 本考案は、書き込み信号Wrと読み出しアドレ
スクロツクRaとが重らない場合、読み出しアド
レスクロツクRaから所定時間Ｔ経過後にラツチ
信号Rrを形成し、また、読み出しアドレスクロ
ツクRaと書き込み信号Wrとが重なつた場合は、
書き込み信号Wrが終つてから所定時間Ｔ経過後
にラツチ信号Rrを形成することにより、上記の
問題点を解決したもので、 上記した従来のメモリ回路において、 (イ) 上記読み出しアドレスクロツクRaによつて
セツトされるフリツプフロツプ回路１１。 (ロ) 当該フリツプフロツプ回路１１の出力と上記
書き込み信号Wrが入力されるAND回路１２。 (ハ) プリセツト手段によつて初期値がプリセツト
され、当該初期値からクロツク信号をカウント
し、フルカウントでキヤリー信号を出力すると
ともに、当該キヤリー信号によつて上記フリツ
プフロツプ回路１１をリセツトするカウンタで
あつて、上記AND回路１２の出力によつて上
記初期値からクロツク信号をカウント可能な状
態になるカウンタ７。 (ニ) 当該カウンタ７が所定値になつたときにラツ
チ信号Rrを形成する手段。 を具備することを特徴とするものである。 〔作 用〕 本考案の特徴的部分の作用についてのみ説明す
ると、書き込み信号Wrと読み出きアドレスクロ
ツクRaとが重なつた場合、 読み出しアドレスクロツクRaによつてフリツ
プフロツプ回路がセツトされ、その出力Ｑは
〔Ｈ〕となるが、書き込み信号Wrは〔Ｌ〕状態を
保持している。したがつて、カウンタはカウンタ
動作を停止し初期状態のままで待機している。 書き込み信号Wrが終つて〔Ｈ〕になると、こ
の〔Ｈ〕と上記出力Ｑ〔Ｈ〕とのAND出力が
〔Ｈ〕となり、これによつて、カウンタが初期値
からカウント可能な状態になり、クロツク信号が
逐次カウントされる。 カウンタが所定のカウント値になつた時点で、
すなわち、書き込み信号Wrが終つてから所定時
間（Ｔ）経過後にラツチ信号Rrが形成されて出
力される。 〔実施例〕 第１図において説明する。図中、第３図の従来
例と同等部分には同一符号を附し、その説明は省
略する。 ７は所定の時間Ｔを定めるためのプリセツトカ
ウンタで、クロツク信号CKが入力されるクロツ
ク入力端子７ａ、イネーブルおよびロード端子７
ｂ、カウンタを開始す初期値を設定するプリセツ
ト手段８が設けられている。プリセツト手段８と
しては、各プリセツト端子を接地または所定の電
圧を印加することにより実現することができる。
また、カウンタ７はイネーブルロード信号（後
述）によつて初期値からカウント可能な状態にな
る。 カウンタ７は、プリセツトされた初期値A0 〔AnAn−１ …… A2A1〕 から上記クロツク信号CKをカウントし、フルカ
ウント値Af 〔１ １ １ …… １ １ 〕 になつた時点でキヤリー信号Caを出力する。 また、カウンタ７の出力Ｑ 〔QnQn−１ …… Q2Q1〕 のうちLSB（Least significant bit ２進数のデー
タで最も小さい桁のビツト）の出力〔Q1〕のみ
インバータ回路９を通してそれぞれ第１のAND
回路１０に入力し、そのAND出力をラツチ信号
Rrとして取り出す。 １１はRSフリツプフロツプ回路で、セツト端
子１１ｓに読み出しアドレスクロツクRaが入力
され、その出力Ｑが第２のAND回路１２の一方
の入力端子に入力され、他方の入力端子に書き込
み信号Wrが入力される。そして、両信号のAND
出力がイネーブルロード信号として上記カウンタ
７のイネーブルおよびロード端子７ｂに入力され
る。これによつて、カウンタ７が初期値からカウ
ント可能な状態になる。 また、RSフリツプフロツプ回路１１のリセツ
ト端子１１ｒには、上記カウンタ７がフルカウン
ト値Afになつた時点で上記キヤリー信号Caが入
力されて、リセツトされる。 以下、上記〔実施例〕の動作を第２図のタイム
チヤートを参照して説明する。 (1) 書き込み信号Wrと読み出しアドレスクロツ
クRaとが重ならない場合 この状態では、書き込み信号Wrは〔Ｈ〕で
あり、RAM４は読み出し状態にある。 セツト端子１１ｓに入力される読み出しアド
レスクロツクRaによつてRSフリツプフロツプ
回路１１がセツトされ、その出力Ｑ〔Ｈ〕と書
き込み信号Wr〔Ｈ〕とのAND出力〔Ｈ〕がカ
ウンタ７のイネーブルおよびロード端子７ｂに
入力される。これによつて、カウンタ７が初期
値Ａ０からカウント可能な状態になり、クロツ
ク信号CKが逐次カウントされる。 カウンタ７がフルカウント値Afのひとつ手
前の値Af−１ 〔１ １ １ …… １ ０〕 で、LSB〔Q1〕（
〔０〕）を反転した値
〔１ １ １ …… １ １〕
の各ビツトのAND出力としてラツチ信号Rrが
出力される。 カウンタ７がフルカウント値Afになつた時
点でキヤリー信号Caが出力され、これによつ
てRSフリツプフロツプ回路１１がリセツトさ
れ、元の状態に戻る。 (2) 書き込み信号Wrと読み出しアドレスクロツ
クRaとが重なつた場合 この状態では、書き込み信号Wrは〔Ｌ〕で
あり、RAM４は書き込み状態にある。 読み出しアドレスクロツクRaによつてRSフリ
ツプフロツプ回路１１がセツトされ、その出力Ｑ
〔Ｈ〕となるが、書き込み信号Wrは〔Ｌ〕状態を
保持している。したがつて、カウンタ７はカウン
ト動作を停止し初期状態のままで待機している。 書き込み信号Wrが終つて〔Ｈ〕になると、こ
の〔Ｈ〕と上記出力Ｑ〔Ｈ〕とのAND出力〔Ｈ〕
がカウンタ７のイネーブルおよびロード端子７ｂ
に入力される。これによつて、カウンタ７が初期
値Ａ０からカウント可能な状態になり、クロツク
信号CKが逐次カウントされる。 以下、(1)と同様にして、書き込み信号Wrが終
つてから所定時間（Ｔ）経過後にラツチ信号Rr
が形成されて出力される。 上記所定時間（Ｔ）はカウンタ７が初期値Ａ０
からAf−１までカウントするカウント数に比例
し、初期値Ａ０を任意にプリセツトすることによ
り、所定時間（Ｔ）を変えることができる。 〔考案の効果〕 以上のような構成により、(イ)書き込み信号Wr
がない場合、読み出しアドレスクロツクRaから
所定時間（Ｔ）経過後にラツチ信号Rrを形成し、
この読み出しアドレスクロツクRaと書き込み信
号Wrとが重なつた場合、書き込み信号Wrが終つ
てから所定時間（Ｔ）経過後にラツチ信号Rrを
形成することができるから、(ロ)従来例のような、
書き込みアドレスクロツクWa、読み出しアドレ
スクロツクRaのうちいずれか一方を制御するか、
あるいは、命令無効とするための回路が不要で、
回路構成が単純になる、(ハ)大容量のRAMを用い
た回路を簡略かつ安価に実現することができる、
などの効果がある。
出力される。 カウンタ７がフルカウント値Afになつた時
点でキヤリー信号Caが出力され、これによつ
てRSフリツプフロツプ回路１１がリセツトさ
れ、元の状態に戻る。 (2) 書き込み信号Wrと読み出しアドレスクロツ
クRaとが重なつた場合 この状態では、書き込み信号Wrは〔Ｌ〕で
あり、RAM４は書き込み状態にある。 読み出しアドレスクロツクRaによつてRSフリ
ツプフロツプ回路１１がセツトされ、その出力Ｑ
〔Ｈ〕となるが、書き込み信号Wrは〔Ｌ〕状態を
保持している。したがつて、カウンタ７はカウン
ト動作を停止し初期状態のままで待機している。 書き込み信号Wrが終つて〔Ｈ〕になると、こ
の〔Ｈ〕と上記出力Ｑ〔Ｈ〕とのAND出力〔Ｈ〕
がカウンタ７のイネーブルおよびロード端子７ｂ
に入力される。これによつて、カウンタ７が初期
値Ａ０からカウント可能な状態になり、クロツク
信号CKが逐次カウントされる。 以下、(1)と同様にして、書き込み信号Wrが終
つてから所定時間（Ｔ）経過後にラツチ信号Rr
が形成されて出力される。 上記所定時間（Ｔ）はカウンタ７が初期値Ａ０
からAf−１までカウントするカウント数に比例
し、初期値Ａ０を任意にプリセツトすることによ
り、所定時間（Ｔ）を変えることができる。 〔考案の効果〕 以上のような構成により、(イ)書き込み信号Wr
がない場合、読み出しアドレスクロツクRaから
所定時間（Ｔ）経過後にラツチ信号Rrを形成し、
この読み出しアドレスクロツクRaと書き込み信
号Wrとが重なつた場合、書き込み信号Wrが終つ
てから所定時間（Ｔ）経過後にラツチ信号Rrを
形成することができるから、(ロ)従来例のような、
書き込みアドレスクロツクWa、読み出しアドレ
スクロツクRaのうちいずれか一方を制御するか、
あるいは、命令無効とするための回路が不要で、
回路構成が単純になる、(ハ)大容量のRAMを用い
た回路を簡略かつ安価に実現することができる、
などの効果がある。
第１図は本考案の非同期データ書き込み読み出
し回路の構成を示す図、第２図は同、その動作を
示すタイムチヤート、第３図は従来の非同期デー
タ書き込み読み出し回路の構成を示す図である。 １……書き込み用アドレスカウンタ、２……読
み出し用アドレスカウンタ、３……アドレスセレ
クタ、４……ランダムアクセスメモリ、５……入
力バツフア回路、６……ラツチ回路、７……カウ
ンタ、８……プリセツト手段、９……インバータ
回路、１０……第１のAND回路、１１……RSフ
リツプフロツプ回路、１２……第２のAND回路。
し回路の構成を示す図、第２図は同、その動作を
示すタイムチヤート、第３図は従来の非同期デー
タ書き込み読み出し回路の構成を示す図である。 １……書き込み用アドレスカウンタ、２……読
み出し用アドレスカウンタ、３……アドレスセレ
クタ、４……ランダムアクセスメモリ、５……入
力バツフア回路、６……ラツチ回路、７……カウ
ンタ、８……プリセツト手段、９……インバータ
回路、１０……第１のAND回路、１１……RSフ
リツプフロツプ回路、１２……第２のAND回路。
Claims (1)
- 【実用新案登録請求の範囲】 書き込みアドレスクロツクWaが入力される書
き込み用アドレスカウンタ１と、読み出しアドレ
スクロツクRaが入力される読み出し用アドレス
カウンタ２と、当該書き込み用アドレスカウンタ
１と読み出し用アドレスカウンタ２の出力によつ
てランダムアクセスメモリ４の書き込み、読み出
しが実行されるアドレスをセレクトするアドレス
セレクタ３と、ランダムアクセスメモリ４とから
なり、入力データを書き込み信号Wrに同期して
上記ランダムアクセスメモリ４の指定のアドレス
に逐次書き込み、指定のアドレスに書き込まれた
入力データをラツチ信号Rrに同期して逐次読み
出すようにした構成において、下記の(イ)〜(ニ)の構
成要件、 (イ) 上記読み出しアドレスクロツクRaによつて
セツトされるフリツプフロツプ回路１１。 (ロ) 当該フリツプフロツプ回路１１の出力と上記
書き込み信号Wrが入力されるAND回路１２。 (ハ) プリセツト手段によつて初期値がプリセツト
され、当該初期値からクロツク信号をカウント
し、フルカウントでキヤリー信号を出力すると
ともに、当該キヤリー信号によつて上記フリツ
プフロツプ回路１１をリセツトするカウンタで
あつて、上記AND回路１２の出力によつて上
記初期値からクロツク信号をカウント可能な状
態になるカウンタ７。 (ニ) 当該カウンタ７が所定値になつたときにラツ
チ信号Rrを形成する手段。 を具備することを特徴とする非同期データ書き込
み読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16343685U JPH0241694Y2 (ja) | 1985-10-23 | 1985-10-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16343685U JPH0241694Y2 (ja) | 1985-10-23 | 1985-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271747U JPS6271747U (ja) | 1987-05-08 |
| JPH0241694Y2 true JPH0241694Y2 (ja) | 1990-11-07 |
Family
ID=31091633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16343685U Expired JPH0241694Y2 (ja) | 1985-10-23 | 1985-10-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241694Y2 (ja) |
-
1985
- 1985-10-23 JP JP16343685U patent/JPH0241694Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6271747U (ja) | 1987-05-08 |
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