JPS6271747U - - Google Patents

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JPS6271747U
JPS6271747U JP16343685U JP16343685U JPS6271747U JP S6271747 U JPS6271747 U JP S6271747U JP 16343685 U JP16343685 U JP 16343685U JP 16343685 U JP16343685 U JP 16343685U JP S6271747 U JPS6271747 U JP S6271747U
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Japan
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counter
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circuit
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JP16343685U
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  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【図面の簡単な説明】
第１図は本考案の非同期データ書き込み読み出
し回路の構成を示す図、第２図は同、その動作を
示すタイムチヤート、第３図は従来の非同期デー
タ書き込み読み出し回路の構成を示す図である。 １……書き込み用アドレスカウンタ、２……読
み出し用アドレスカウンタ、３……アドレスセレ
クタ、４……ランダムアクセスメモリ、５……入
力バツフア回路、６……ラツチ回路、７……カウ
ンタ、８……プリセツト手段、９……インバータ
回路、１０……第１のＡＮＤ回路、１１……ＲＳ
フリツプフロツプ回路、１２……第２のＡＮｄ回
路。

Claims (1)

  1. 【実用新案登録請求の範囲】 書き込みアドレスクロツクＷａが入力される書
    き込み用アドレスカウンタ１と、読み出しアドレ
    スクロツクＲａが入力される読み出し用アドレス
    カウンタ２と、当該書き込み用アドレスカウンタ
    １と読み出し用アドレスカウンタ２の出力によつ
    てランダムアクセスメモリ４の書き込み、読み出
    しが実行されるアドレスをセレクトするアドレス
    セレクタ３と、ランダムアクセスメモリ４とから
    なり、入力データを書き込み信号Ｗｒに同期して
    上記ランダムアクセスメモリ４の指定のアドレス
    に逐時書き込み、指定のアドレスに書き込まれた
    入力データをラツチ信号Ｒｒに同期して逐次読み
    出すようにした構成において、下記の(イ)〜(ニ)
    の構成要件、 (イ) 上記読み出しアドレスクロツクＲａによつ
    てセツトされるフリツプフロツプ回路１１。 (ロ) 当該フリツプフロツプ回路１１の出力と上
    記書き込み信号Ｗｒが入力されるＡＮＤ回路１２
    。 (ハ) プリセツト手段によつて初期値がプリセツ
    トされ、当該初期値からクロツク信号をカウント
    し、フルカウントでキヤリー信号を出力するとと
    もに、当該キヤリー信号によつて上記フリツプフ
    ロツプ回路１１をリセツトするカウンタであつて
    、上記ＡＮＤ回路１２の出力によつて上記初期値
    からクロツク信号をカウント可能な状態になるカ
    ウンタ７。 (ニ) 当該カウンタ７が所定値になつたときにラ
    ツチ信号Ｒｒを形成する手段。 を具備することを特徴とする非同期データ書き込
    み読み出し回路。
JP16343685U 1985-10-23 1985-10-23 Expired JPH0241694Y2 (ja)

Priority Applications (1)

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JP16343685U JPH0241694Y2 (ja) 1985-10-23 1985-10-23

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JP16343685U JPH0241694Y2 (ja) 1985-10-23 1985-10-23

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Publication Number Publication Date
JPS6271747U true JPS6271747U (ja) 1987-05-08
JPH0241694Y2 JPH0241694Y2 (ja) 1990-11-07

Family

ID=31091633

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JP16343685U Expired JPH0241694Y2 (ja) 1985-10-23 1985-10-23

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JPH0241694Y2 (ja) 1990-11-07

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