JPH0241766B2 - - Google Patents
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- JPH0241766B2 JPH0241766B2 JP59071975A JP7197584A JPH0241766B2 JP H0241766 B2 JPH0241766 B2 JP H0241766B2 JP 59071975 A JP59071975 A JP 59071975A JP 7197584 A JP7197584 A JP 7197584A JP H0241766 B2 JPH0241766 B2 JP H0241766B2
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- Japan
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- output
- proportional
- input
- digital signal
- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数の入力デイジタル信号に比例積
分特性を付加した出力デイジタル信号を得るデイ
ジタル式比例積分回路に関するものである。
分特性を付加した出力デイジタル信号を得るデイ
ジタル式比例積分回路に関するものである。
従来例の構成とその問題点
第１図はアナログ式比例積分回路の従来例を示
す電気的結線図、第２図はその動作説明に供する
波形図である。
す電気的結線図、第２図はその動作説明に供する
波形図である。
アナログ式比例積分回路の構成要素は、オペア
ンプ１、入力抵抗２、帰還コンデンサ３、帰還抵
抗４である。今、入力電圧E1，E2に電位差が生
じると入力抵抗２に電流が流れ、帰還コンデンサ
３に電荷が充電されて出力電圧E0が変化する。
出力電圧E0は第２図に示すように、E1＞E2のと
き電位が下降（〜t1、t4〜t5）し、E1＝E2のとき
電位が停止（t1〜t2、t3〜t4、t5〜）し、E1＜E2の
とき電位が上昇（t2〜t3）する動作をする。この
回路の伝達関数G(s)は、 G(s)＝１＋sT2／sT1 ……(1) となる。但し、T1＝CR1、T2＝CR2、Ｃは帰還
コンデンサ３の容量値、R1は入力抵抗２の抵抗
値、R2は帰還抵抗４の抵抗値、ｓはラプラス演
算子である。(1)式を展開すると、 G(s)＝１／sT1＋T2／T1 ……(2) となる。即ち、積分と比例の比例積分特性を有し
ている。なお、入力抵抗２に流れる電流の大きさ
は、入力電圧E1，E2の電位差に比例するため、
帰還コンデンサ３の電荷の充放電を電位差に比例
する。しかるに、第２図に示す出力電圧E0の電
位の傾きは、E1，E2の電位差に比例して変化す
る。
ンプ１、入力抵抗２、帰還コンデンサ３、帰還抵
抗４である。今、入力電圧E1，E2に電位差が生
じると入力抵抗２に電流が流れ、帰還コンデンサ
３に電荷が充電されて出力電圧E0が変化する。
出力電圧E0は第２図に示すように、E1＞E2のと
き電位が下降（〜t1、t4〜t5）し、E1＝E2のとき
電位が停止（t1〜t2、t3〜t4、t5〜）し、E1＜E2の
とき電位が上昇（t2〜t3）する動作をする。この
回路の伝達関数G(s)は、 G(s)＝１＋sT2／sT1 ……(1) となる。但し、T1＝CR1、T2＝CR2、Ｃは帰還
コンデンサ３の容量値、R1は入力抵抗２の抵抗
値、R2は帰還抵抗４の抵抗値、ｓはラプラス演
算子である。(1)式を展開すると、 G(s)＝１／sT1＋T2／T1 ……(2) となる。即ち、積分と比例の比例積分特性を有し
ている。なお、入力抵抗２に流れる電流の大きさ
は、入力電圧E1，E2の電位差に比例するため、
帰還コンデンサ３の電荷の充放電を電位差に比例
する。しかるに、第２図に示す出力電圧E0の電
位の傾きは、E1，E2の電位差に比例して変化す
る。
係る比例積分回路を集積回路（ic）化する場合
には、入出力用のピン３個と外付けのCR部品を
必要とし、ic化による外付け部品の消減及びピン
数削減の妨げとなつていた。また、CR部品のバ
ラツキや電源電圧の変化、温度変化、経時変化等
を受け易いものであつた。さらに、モード指令信
号によりその周波数特性を多モードに切換えたい
場合は、より多くの外付け部品を必要とする等々
の問題があつた。
には、入出力用のピン３個と外付けのCR部品を
必要とし、ic化による外付け部品の消減及びピン
数削減の妨げとなつていた。また、CR部品のバ
ラツキや電源電圧の変化、温度変化、経時変化等
を受け易いものであつた。さらに、モード指令信
号によりその周波数特性を多モードに切換えたい
場合は、より多くの外付け部品を必要とする等々
の問題があつた。
発明の目的
本発明は前記従来の問題点を解消するもので、
全ての構成要素をデイジタル化し、かつモード指
令信号による周波数特性の切換えを可能にしたデ
イジタル式比例積分回路を提供するものである。
全ての構成要素をデイジタル化し、かつモード指
令信号による周波数特性の切換えを可能にしたデ
イジタル式比例積分回路を提供するものである。
発明の構成
本発明は、モード指令信号によりクロツクパル
スの分周比を切換える可変分周手段と、入力デイ
ジタル信号が所定値のときに前記可変分周手段の
出力を禁止するゲート手段と、前記入力デイジタ
ル信号の最上位の少なくとも１ビツトをアツプダ
ウン信号入力とし、前記ゲート手段の出力をクロ
ツク入力とするアツプダウンカウンタと、前記モ
ード指令信号により前記入力デイジタル信号に乗
じる係数を切換える可変乗算手段と、前記アツプ
ダウンカウンタの出力と前記可変乗算手段の出力
とを加算または減算する加算または減算手段とを
具備し、前記加算または減算手段より前記モード
指令信号に対応した出力デイジタル信号を得るデ
イジタル式比例積分回路であり、全ての構成要素
をデイジタル化すると共にモード指令信号により
低周波領域のゲイン及び高周波領域のゲイン、即
ち周波数特性を切換え可能としたものである。ま
た、本発明は前記ゲート手段の代わりに比例分周
手段を用いる構成とし、前記比例分周手段におい
て前記可変分周手段の出力を入力デイジタル信号
と所定値との差の絶対値に比列した周波数に分周
する構成とし、この出力をアツプダウンカウンタ
のクロツクとして用いれば、比例積分回路の性能
を高めることができる。
スの分周比を切換える可変分周手段と、入力デイ
ジタル信号が所定値のときに前記可変分周手段の
出力を禁止するゲート手段と、前記入力デイジタ
ル信号の最上位の少なくとも１ビツトをアツプダ
ウン信号入力とし、前記ゲート手段の出力をクロ
ツク入力とするアツプダウンカウンタと、前記モ
ード指令信号により前記入力デイジタル信号に乗
じる係数を切換える可変乗算手段と、前記アツプ
ダウンカウンタの出力と前記可変乗算手段の出力
とを加算または減算する加算または減算手段とを
具備し、前記加算または減算手段より前記モード
指令信号に対応した出力デイジタル信号を得るデ
イジタル式比例積分回路であり、全ての構成要素
をデイジタル化すると共にモード指令信号により
低周波領域のゲイン及び高周波領域のゲイン、即
ち周波数特性を切換え可能としたものである。ま
た、本発明は前記ゲート手段の代わりに比例分周
手段を用いる構成とし、前記比例分周手段におい
て前記可変分周手段の出力を入力デイジタル信号
と所定値との差の絶対値に比列した周波数に分周
する構成とし、この出力をアツプダウンカウンタ
のクロツクとして用いれば、比例積分回路の性能
を高めることができる。
実施例の説明
第３図は本発明の１実施例を示すブロツク図で
あり、第４図はその動作波形図、第５図は比例積
分特性を示す周波数特性曲線である。
あり、第４図はその動作波形図、第５図は比例積
分特性を示す周波数特性曲線である。
第３図において、５は可変分周手段、６はゲー
ト手段、７はアツプダウンカウンタ、８は可変乗
算手段、９は加算手段であり、D1は２進数の入
力デイジタル信号、D2はアツプダウンカウンタ
の出力、D3は可変乗算手段の出力、D4は出力デ
イジタル信号、ｓ１はクロツクパルス、ｓ２は可
変分周手段の出力、ｓ３はゲート出段の出力であ
る。
ト手段、７はアツプダウンカウンタ、８は可変乗
算手段、９は加算手段であり、D1は２進数の入
力デイジタル信号、D2はアツプダウンカウンタ
の出力、D3は可変乗算手段の出力、D4は出力デ
イジタル信号、ｓ１はクロツクパルス、ｓ２は可
変分周手段の出力、ｓ３はゲート出段の出力であ
る。
クロツクパルスｓ１は可変分周手段５において
モード指令信号に応じた所定の分周比で分周さ
れ、その分周出力ｓ２をゲート手段６の入力とす
る。ゲート手段６では入力デイジタル信号D1が
所定値D0と等しい（D1＝D0）とき分周出力ｓ２
を禁止し、等しくない（D1≠D0）とき分周出力
ｓ２をゲート出力ｓ３とし、アツプダウンカウン
タ７のクロツク入力とする。一方、アツプダウン
カウンタ７には入力デイジタル信号D1の最上位
の少なくとも１ビツトアツプダウン信号として入
力し、ゲート出力ｓ３をアツプまたはダウンカウ
ントする。そして、アツプダウンカウンタ７より
入力デイジタル信号D1を積分した出力信号D2を
得る。また、入力デイジタル信号D1は可変乗算
手段８に入力し、前記モード指令信号に応じた係
数Ｋを乗じる。そして、加算手段９においてアツ
プダウンカウンタ７の出力D2と可変乗算手段８
の出力D3とを加算し、加算出力D4を出力デイジ
タル信号として得る構成にしている。
モード指令信号に応じた所定の分周比で分周さ
れ、その分周出力ｓ２をゲート手段６の入力とす
る。ゲート手段６では入力デイジタル信号D1が
所定値D0と等しい（D1＝D0）とき分周出力ｓ２
を禁止し、等しくない（D1≠D0）とき分周出力
ｓ２をゲート出力ｓ３とし、アツプダウンカウン
タ７のクロツク入力とする。一方、アツプダウン
カウンタ７には入力デイジタル信号D1の最上位
の少なくとも１ビツトアツプダウン信号として入
力し、ゲート出力ｓ３をアツプまたはダウンカウ
ントする。そして、アツプダウンカウンタ７より
入力デイジタル信号D1を積分した出力信号D2を
得る。また、入力デイジタル信号D1は可変乗算
手段８に入力し、前記モード指令信号に応じた係
数Ｋを乗じる。そして、加算手段９においてアツ
プダウンカウンタ７の出力D2と可変乗算手段８
の出力D3とを加算し、加算出力D4を出力デイジ
タル信号として得る構成にしている。
第４図により第３図の動作を説明すれば、入力
デイジタル信号D1が所定値より大か小かにより
アツプダウンカウンタ７の動作をアツプかダウン
（またはダウンかアツプ）に切換えている。即ち、
出力D2はD1とD0の関係が、D1＞D0（またはD1＜
D0）のときアツプカウント（t2〜t3）し、D1＝D0
のときカウント停止（t1〜t2、t3〜t4、t5〜）、D1
＜D0（またはD1＞D0）のときダウンカウント（〜
t1、t4〜t5）させる構成にしている。
デイジタル信号D1が所定値より大か小かにより
アツプダウンカウンタ７の動作をアツプかダウン
（またはダウンかアツプ）に切換えている。即ち、
出力D2はD1とD0の関係が、D1＞D0（またはD1＜
D0）のときアツプカウント（t2〜t3）し、D1＝D0
のときカウント停止（t1〜t2、t3〜t4、t5〜）、D1
＜D0（またはD1＞D0）のときダウンカウント（〜
t1、t4〜t5）させる構成にしている。
ここで、D1＞D0かD1＜D0かの検出は、入力デ
イジタル信号D1の最上位の少なくとも１ビツト
を利用すればよい。即ち、入力デイジタル信号
D1が６ビツトで、所定値D0が100000の場合（こ
れは最上位の１ビツトが１で下位ビツトが全て０
の場合である）を例にとり、D1の最上位の１ビ
ツトが１のときD1＞D0とし、０のときD1＜D0と
すれば簡単に大か小かの検出が可能である。この
場合、所定値D0を011111としても同様の検出が
可能である。
イジタル信号D1の最上位の少なくとも１ビツト
を利用すればよい。即ち、入力デイジタル信号
D1が６ビツトで、所定値D0が100000の場合（こ
れは最上位の１ビツトが１で下位ビツトが全て０
の場合である）を例にとり、D1の最上位の１ビ
ツトが１のときD1＞D0とし、０のときD1＜D0と
すれば簡単に大か小かの検出が可能である。この
場合、所定値D0を011111としても同様の検出が
可能である。
上記の例は、所定値D0を入力デイジタル信号
D1の1/2の値に設定する場合であるが、1/4、3/4
の値に設定することも可能であり、この場合は最
上位の２ビツトをアツプダウン信号として用いれ
ばよく、検出のための論理回路（デコーダ）が必
要である。
D1の1/2の値に設定する場合であるが、1/4、3/4
の値に設定することも可能であり、この場合は最
上位の２ビツトをアツプダウン信号として用いれ
ばよく、検出のための論理回路（デコーダ）が必
要である。
一方、ゲート手段６では入力デイジタル信号
D1をデコードし、D1＝D0のとき禁止信号を得て
分周出力ｓ２のゲート出力禁止を行なう。
D1をデコードし、D1＝D0のとき禁止信号を得て
分周出力ｓ２のゲート出力禁止を行なう。
ここで、(2)式の時定数T1は、
T1＝１／CK ……(3)
として求めることができる。但し、CKはアツプ
ダウンカウンタ７に入力されるクロツクパルスの
周波数である。このクロツク周波数CKはクロツ
クパルスｓ１を可変分周手段５でモード指令信号
に応じて分周した分周出力ｓ２の周波数である。
ダウンカウンタ７に入力されるクロツクパルスの
周波数である。このクロツク周波数CKはクロツ
クパルスｓ１を可変分周手段５でモード指令信号
に応じて分周した分周出力ｓ２の周波数である。
可変分周手段５、ゲート手段６、アツプダウン
カウンタ７で成る積分回路の出力D2と入力デイ
ジタル信号D1に係数Ｋを乗じた可変乗算手段８
の出力D3とを加算手段９において加算すれば、
(2)式の比例要素T2／T1を付加することができる。
即ち、 T2／T1＝Ｋ ……(4) となる。
カウンタ７で成る積分回路の出力D2と入力デイ
ジタル信号D1に係数Ｋを乗じた可変乗算手段８
の出力D3とを加算手段９において加算すれば、
(2)式の比例要素T2／T1を付加することができる。
即ち、 T2／T1＝Ｋ ……(4) となる。
以上により比例積分回路を全デイジタル化でき
ると共に、可変分周手段５の分周比をモード指令
信号に応じて切換え、分周出力ｓ２の周波数が
1a、1b、1c…の2π倍となるように分周し、可変
乗算手段８で乗じる係数をKa、Kb、Kc…とすれ
ば、第５図に示すように本発明の目的とする比例
積分回路の低周波領域のゲイン、高周波領域のゲ
イン、即ち、周波数特性を切換えることができ
る。
ると共に、可変分周手段５の分周比をモード指令
信号に応じて切換え、分周出力ｓ２の周波数が
1a、1b、1c…の2π倍となるように分周し、可変
乗算手段８で乗じる係数をKa、Kb、Kc…とすれ
ば、第５図に示すように本発明の目的とする比例
積分回路の低周波領域のゲイン、高周波領域のゲ
イン、即ち、周波数特性を切換えることができ
る。
ここで、(3)、(4)式より
T2＝１／CK ……(5)
となるから、第５図に示すように例えばモード指
令信号によらず、T2による折点周波数2を一定
にする場合は、クロツク周波数CKに比例して係
数Ｋを切換えればよい。即ち、周波数1a、1b、
1c…に対する係数をKa、Kb、Kc…とすればそれ
が実現できる。なお、これは折点周波数2を一定
とする１例であり、モード指令信号によるクロツ
ク周波数CK、係数Ｋの切換えは所望の値に選べ
ることは言うまでもない。
令信号によらず、T2による折点周波数2を一定
にする場合は、クロツク周波数CKに比例して係
数Ｋを切換えればよい。即ち、周波数1a、1b、
1c…に対する係数をKa、Kb、Kc…とすればそれ
が実現できる。なお、これは折点周波数2を一定
とする１例であり、モード指令信号によるクロツ
ク周波数CK、係数Ｋの切換えは所望の値に選べ
ることは言うまでもない。
なお、アツプダウンカウンタ７の動作を、D1
＞D0のときダウンカウント、D1＜D0のときアツ
プカウントする構成とするときは、加算手段９を
減算手段とし、アツプダウンカウンタ７の出力
D2から可変乗算手段８の出力D3を減算すること
で、入力デイジタル信号D1に対する出力デイジ
タル信号D4を負極性とすることができる。
＞D0のときダウンカウント、D1＜D0のときアツ
プカウントする構成とするときは、加算手段９を
減算手段とし、アツプダウンカウンタ７の出力
D2から可変乗算手段８の出力D3を減算すること
で、入力デイジタル信号D1に対する出力デイジ
タル信号D4を負極性とすることができる。
次に、第６図は本発明の第２の実施例を示すブ
ロツク図であり、第３図の実施例と異なるのは、
第３図のゲート手段６の代わりに比例分周手段１
０を用いた点である。D0は所定値、ｓ４は比例
分周手段１０の出力である。比例分周手段１０は
可変分周手段５の分周出力ｓ２を受け、入力デイ
ジタル信号D1と所定値D0との差の絶対値に比例
した周波数に分周し、その分周出力ｓ４をアツプ
ダウンカウンタ７のクロツク入力とする。これに
より、入力デイジタル信号D1と所定値D0との差
の絶対値｜D1−D0｜に比例したアツプカウント、
ダウンカウントが可能である。これは、丁度第１
図の従来例で入力の電位差に比例して帰還コンデ
ンサの充放電を行なうのをデイジタル的に具現し
たものである。ここで、(3)式のクロツク周波数
CKは比例分周手段１０の出力ｓ４の最低周波数、
即ち、｜D1−D0｜＝１のときの周波数である。
ロツク図であり、第３図の実施例と異なるのは、
第３図のゲート手段６の代わりに比例分周手段１
０を用いた点である。D0は所定値、ｓ４は比例
分周手段１０の出力である。比例分周手段１０は
可変分周手段５の分周出力ｓ２を受け、入力デイ
ジタル信号D1と所定値D0との差の絶対値に比例
した周波数に分周し、その分周出力ｓ４をアツプ
ダウンカウンタ７のクロツク入力とする。これに
より、入力デイジタル信号D1と所定値D0との差
の絶対値｜D1−D0｜に比例したアツプカウント、
ダウンカウントが可能である。これは、丁度第１
図の従来例で入力の電位差に比例して帰還コンデ
ンサの充放電を行なうのをデイジタル的に具現し
たものである。ここで、(3)式のクロツク周波数
CKは比例分周手段１０の出力ｓ４の最低周波数、
即ち、｜D1−D0｜＝１のときの周波数である。
以上説明した第１、第２実施例のアツプダウン
カウンタ７には、計数出力D2をデコードしてD2
が最大値及び最小値のときに入力されるクロツク
ｓ３，ｓ４の入力を禁止すると共に最大値を検出
したときは次のダウン指令で、最小値を検出した
ときは次のアツプ指令でクロツク入力禁止を解除
する機能を付加する。これにより、アツプダウン
カウンタ７のオーバーフロー及びアンダーフロー
を防止できる。
カウンタ７には、計数出力D2をデコードしてD2
が最大値及び最小値のときに入力されるクロツク
ｓ３，ｓ４の入力を禁止すると共に最大値を検出
したときは次のダウン指令で、最小値を検出した
ときは次のアツプ指令でクロツク入力禁止を解除
する機能を付加する。これにより、アツプダウン
カウンタ７のオーバーフロー及びアンダーフロー
を防止できる。
また、必要な複数のクロツクパルスが用意され
ている場合は、可変分周手段５の代わりにモード
指令信号によるクロツク選択手段を用いても同様
の目的に供し得ることは言うまでもない。
ている場合は、可変分周手段５の代わりにモード
指令信号によるクロツク選択手段を用いても同様
の目的に供し得ることは言うまでもない。
発明の効果
以上の説明で明らかな如く、全ての構成要素を
デイジタル化し、モード指令信号に応じて比例積
分回路の低周波領域のゲイン、高周波領域のゲイ
ンを個々に切換える、即ち周波数特性を所望とす
特性に切換えることができ、かつic化に好適で、
その実用的効果は大である。
デイジタル化し、モード指令信号に応じて比例積
分回路の低周波領域のゲイン、高周波領域のゲイ
ンを個々に切換える、即ち周波数特性を所望とす
特性に切換えることができ、かつic化に好適で、
その実用的効果は大である。
第１図はアナログ式比例積分回路の従来構成を
示す電気的結線図、第２図はその動作波形図、第
３図は本発明のデイジタル式比例積分回路の１実
施例のブロツク図、第４図はその動作波形図、第
５図はその周波数特性曲線図、第６図は本発明の
他の実施例のブロツク図である。 ５……可変分周手段、６……ゲート手段、７…
…アツプダウンカウンタ、８……可変乗算手段、
９……加算または減算手段、１０……比例分周手
段。
示す電気的結線図、第２図はその動作波形図、第
３図は本発明のデイジタル式比例積分回路の１実
施例のブロツク図、第４図はその動作波形図、第
５図はその周波数特性曲線図、第６図は本発明の
他の実施例のブロツク図である。 ５……可変分周手段、６……ゲート手段、７…
…アツプダウンカウンタ、８……可変乗算手段、
９……加算または減算手段、１０……比例分周手
段。
Claims (1)
- 【特許請求の範囲】 １ モード指令信号によりクロツクパルスの分周
比を切換える可変分周手段と、入力デイジタル信
号が所定値のときに前記可変分周手段の出力を禁
止するゲート手段と、前記入力デイジタル信号の
最上位の少なくとも１ビツトをアツプダウン信号
入力とし、前記ゲート手段の出力をクロツク入力
とするアツプダウンカウンタと、前記モード指令
信号により前記入力デイジタル信号に乗じる係数
を切換える可変乗算手段と、前記アツプダウンカ
ウンタの出力と前記可変乗算手段の出力とを加算
または減算する加算または減算手段とを具備し、
前記加算または減算手段より前記モード指令信号
に対応した出力デイジタル信号を得ることを特徴
とするデイジタル式比例積分回路。 ２ モード指令信号によりクロツクパルスの分周
比を切換える可変分周手段と、前記可変分周手段
の出力を入力デイジタル信号と所定値との差の絶
対値に比例した周波数に分周する比例分周手段
と、前記入力デイジタル信号の最上位の少なくと
も１ビツトをアツプダウン信号入力とし、前記比
例分周手段の出力をクロツク入力とするアツプダ
ウンカウンタと、前記モード指令信号により前記
入力デイジタル信号に乗じる係数を切換える可変
乗算手段と、前記アツプダウンカウンタの出力と
前記可変乗算手段の出力とを加算または減算する
加算または減算手段とを具備し、前記加算または
減算手段より前記モード指令信号に対応した出力
デイジタル信号を得ることを特徴とするデイジタ
ル式比例積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071975A JPS60215240A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071975A JPS60215240A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60215240A JPS60215240A (ja) | 1985-10-28 |
| JPH0241766B2 true JPH0241766B2 (ja) | 1990-09-19 |
Family
ID=13475970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071975A Granted JPS60215240A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215240A (ja) |
-
1984
- 1984-04-11 JP JP59071975A patent/JPS60215240A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60215240A (ja) | 1985-10-28 |
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