JPH0241768B2 - - Google Patents
Info
- Publication number
- JPH0241768B2 JPH0241768B2 JP59071977A JP7197784A JPH0241768B2 JP H0241768 B2 JPH0241768 B2 JP H0241768B2 JP 59071977 A JP59071977 A JP 59071977A JP 7197784 A JP7197784 A JP 7197784A JP H0241768 B2 JPH0241768 B2 JP H0241768B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- proportional
- digital signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数の入力デイジタル信号に比例積
分特性を付加した出力デイジタル信号を得るデイ
ジタル式比例積分回路に関するものである。
分特性を付加した出力デイジタル信号を得るデイ
ジタル式比例積分回路に関するものである。
従来例の構成とその問題点
第１図はアナログ式比例積分回路の従来例を示
す電気的結線図、第２図はその動作説明に供する
波形図で、第３図はその周波数特性を示す曲線図
である。
す電気的結線図、第２図はその動作説明に供する
波形図で、第３図はその周波数特性を示す曲線図
である。
アナログ式比例積分回路の構成要素は、オペア
ンプ１、入力抵抗２、帰還コンデンサ３、帰還抵
抗４である。今、入力電圧E1，E2に電位差が生
じると入力抵抗２に電流が流れ、帰還コンデンサ
３に電荷が充電されて出力電圧E0が変化する。
出力電圧E0は第２図に示すように、E1＞E2のと
き電位が下降（〜t1、t4〜t5）し、E1＝E2のとき
電位が停止（t1〜t2、t5〜）し、E1＜E2のとき電
位が上昇（t2〜t3）する動作をする。この回路の
伝達関数G(s)は、 G(s)＝１＋sT2／sT1 ……(1) となる。但し、T1＝CR1、T2＝CR2、Ｃは帰還
コンデンサ３の容量値、R1は入力抵抗２の抵抗
値、R2は帰還抵抗４の抵抗値、Ｓはラプラス演
算子である。
ンプ１、入力抵抗２、帰還コンデンサ３、帰還抵
抗４である。今、入力電圧E1，E2に電位差が生
じると入力抵抗２に電流が流れ、帰還コンデンサ
３に電荷が充電されて出力電圧E0が変化する。
出力電圧E0は第２図に示すように、E1＞E2のと
き電位が下降（〜t1、t4〜t5）し、E1＝E2のとき
電位が停止（t1〜t2、t5〜）し、E1＜E2のとき電
位が上昇（t2〜t3）する動作をする。この回路の
伝達関数G(s)は、 G(s)＝１＋sT2／sT1 ……(1) となる。但し、T1＝CR1、T2＝CR2、Ｃは帰還
コンデンサ３の容量値、R1は入力抵抗２の抵抗
値、R2は帰還抵抗４の抵抗値、Ｓはラプラス演
算子である。
(1)式を展開すると、
G(s)＝１／sT1＋T2／T1 ……(2)
となる。即ち、積分と比例の比例積分特性を有し
ている。なお、入力抵抗２に流れる電流の大きさ
は、入力電圧E1，E2の電位差に比例するため、
帰還コンデンサ３の電荷の充放電も電位差に比例
する。しかるに、第２図に示す出力電圧E0の電
位の傾きは、E1，E2の電位差に比例して変化す
る。
ている。なお、入力抵抗２に流れる電流の大きさ
は、入力電圧E1，E2の電位差に比例するため、
帰還コンデンサ３の電荷の充放電も電位差に比例
する。しかるに、第２図に示す出力電圧E0の電
位の傾きは、E1，E2の電位差に比例して変化す
る。
係る比例積分回路を集積回路（ic）化する場合
には、入出力用のピン３個と外付けのCR部品を
必要とし、ic化による外付け部品の削減及びピン
数削減の妨げとなつていた。また、CR部品のバ
ラツキや電源電圧の変化、温度変化、経時変化等
を受け易いものであつた。さらに、モード指令信
号によりその周波数特性を多モードに切換えたい
場合は、より多くの外付け部品を必要とする等々
の問題があつた。
には、入出力用のピン３個と外付けのCR部品を
必要とし、ic化による外付け部品の削減及びピン
数削減の妨げとなつていた。また、CR部品のバ
ラツキや電源電圧の変化、温度変化、経時変化等
を受け易いものであつた。さらに、モード指令信
号によりその周波数特性を多モードに切換えたい
場合は、より多くの外付け部品を必要とする等々
の問題があつた。
発明の目的
本発明は前記従来の問題点を解消するもので、
全ての構成要素をデイジタル化し、かつモード指
令信号による周波数特性の切換えを可能にしたデ
イジタル式比例積分回路を提供するものである。
全ての構成要素をデイジタル化し、かつモード指
令信号による周波数特性の切換えを可能にしたデ
イジタル式比例積分回路を提供するものである。
発明の構成
本発明は、モード指令信号によりクロツクパル
スの分周比を切換える可変分周手段と、入力デイ
ジタル信号が所定値のときに前記可変分周手段の
出力を禁止するゲート手段と、前記入力デイジタ
ル信号の最上位の少なくとも１ビツトをアツプダ
ウン信号入力とし、前記ゲート手段の出力をクロ
ツク入力とするアツプダウンカウンタと、前記入
力デイジタル信号に係数を乗じる乗算手段と、前
記アツプダウンカウンタの出力と前記乗算手段の
出力とを加算または減算する加算または減算手段
とを具備し、前記加算または減算手段より出力デ
イジタル信号を得るデイジタル式比例積分回路で
あり、全ての構成要素をデイジタル化すると共に
モード指令信号により低周波領域のゲイン、即ち
周波数特性を切換え可能としたものである。ま
た、本発明は前記ゲート手段の代わりに比例分周
手段を用いる構成とし、前記比例分周手段におい
て前記可変分周手段の出力を入力デイジタル信号
と所定値との差の絶対値に比列した周波数に分周
する構成とし、この出力をアツプダウンカウンタ
のクロツクとして用いれば、比例積分回路の性能
を高めることができる。
スの分周比を切換える可変分周手段と、入力デイ
ジタル信号が所定値のときに前記可変分周手段の
出力を禁止するゲート手段と、前記入力デイジタ
ル信号の最上位の少なくとも１ビツトをアツプダ
ウン信号入力とし、前記ゲート手段の出力をクロ
ツク入力とするアツプダウンカウンタと、前記入
力デイジタル信号に係数を乗じる乗算手段と、前
記アツプダウンカウンタの出力と前記乗算手段の
出力とを加算または減算する加算または減算手段
とを具備し、前記加算または減算手段より出力デ
イジタル信号を得るデイジタル式比例積分回路で
あり、全ての構成要素をデイジタル化すると共に
モード指令信号により低周波領域のゲイン、即ち
周波数特性を切換え可能としたものである。ま
た、本発明は前記ゲート手段の代わりに比例分周
手段を用いる構成とし、前記比例分周手段におい
て前記可変分周手段の出力を入力デイジタル信号
と所定値との差の絶対値に比列した周波数に分周
する構成とし、この出力をアツプダウンカウンタ
のクロツクとして用いれば、比例積分回路の性能
を高めることができる。
実施例の説明
第３図は本発明の一実施例を示すブロツク図で
あり、第４図はその動作波形図、第５図は比例積
分特性を示す周波数特性曲線である。
あり、第４図はその動作波形図、第５図は比例積
分特性を示す周波数特性曲線である。
第３図において、５は可変分周手段、６はゲー
ト手段、７はアツプダウンカウンタ、８は乗算手
段、９は加算手段であり、D1は２進数の入力デ
イジタル信号、D2はアツプダウンカウンタの出
力、D3は乗算手段の出力、D4は出力デイジタル
信号、S1はクロツクパルス、S2は可変分周手段の
出力、S3はゲート出段の出力である。
ト手段、７はアツプダウンカウンタ、８は乗算手
段、９は加算手段であり、D1は２進数の入力デ
イジタル信号、D2はアツプダウンカウンタの出
力、D3は乗算手段の出力、D4は出力デイジタル
信号、S1はクロツクパルス、S2は可変分周手段の
出力、S3はゲート出段の出力である。
クロツクパルスS1は可変分周手段５においてモ
ード指令信号に応じた所定の分周比で分周され、
その分周出力S2をゲート手段６の入力とする。ゲ
ート手段６では入力デイジタル信号D1が所定値
D0と一致（D1＝D0）とき分周出力S2を禁止し、
不一致（D1≠D0）のとき分周出力S2をゲート出
力S3とし、アツプダウンカウンタ７のクロツク入
力とする。一方、アツプダウンカウンタ７には入
力デイジタル信号D1の最上位の少なくとも１ビ
ツトをアツプダウン信号として入力し、ゲート出
力S3をアツプまたはダウンカウントする。そし
て、アツプダウンカウンタ７より積分された出力
信号D2を得る。また、入力デイジタル信号D1は
乗算手段８に入力し、係数Ｋを乗じる。そして、
加算手段９においてアツプダウンカウンタ７の出
力D2と乗算手段８の出力D3とを加算し、加算出
力D4を出力デイジタル信号として得る構成にし
ている。
ード指令信号に応じた所定の分周比で分周され、
その分周出力S2をゲート手段６の入力とする。ゲ
ート手段６では入力デイジタル信号D1が所定値
D0と一致（D1＝D0）とき分周出力S2を禁止し、
不一致（D1≠D0）のとき分周出力S2をゲート出
力S3とし、アツプダウンカウンタ７のクロツク入
力とする。一方、アツプダウンカウンタ７には入
力デイジタル信号D1の最上位の少なくとも１ビ
ツトをアツプダウン信号として入力し、ゲート出
力S3をアツプまたはダウンカウントする。そし
て、アツプダウンカウンタ７より積分された出力
信号D2を得る。また、入力デイジタル信号D1は
乗算手段８に入力し、係数Ｋを乗じる。そして、
加算手段９においてアツプダウンカウンタ７の出
力D2と乗算手段８の出力D3とを加算し、加算出
力D4を出力デイジタル信号として得る構成にし
ている。
第４図により第３図の動作を説明すれば、入力
デイジタル信号D1が所定値D0より大か小かによ
りアツプダウンカウンタ７の動作をアツプかダウ
ン（またはダウンかアツプ）に切換えている。即
ち、出力D2はD1とD0の関係が、D1＞D0（または
D1＜D0）のときアツプカウント（t2〜t3）、D1＝
D0のときカウント停止（t1〜t2、t3〜t4、t5〜）、
D1＜D0（またはD1＞D0）のときダウンカウント
（〜t1、t4〜t5）させる構成にしている。ここで、
D1＞D0かD1＜D0かの検出は、入力デイジタル信
号D1の最上位の少なくとも１ビツトを利用すれ
ばよい。
デイジタル信号D1が所定値D0より大か小かによ
りアツプダウンカウンタ７の動作をアツプかダウ
ン（またはダウンかアツプ）に切換えている。即
ち、出力D2はD1とD0の関係が、D1＞D0（または
D1＜D0）のときアツプカウント（t2〜t3）、D1＝
D0のときカウント停止（t1〜t2、t3〜t4、t5〜）、
D1＜D0（またはD1＞D0）のときダウンカウント
（〜t1、t4〜t5）させる構成にしている。ここで、
D1＞D0かD1＜D0かの検出は、入力デイジタル信
号D1の最上位の少なくとも１ビツトを利用すれ
ばよい。
即ち、入力デイジタル信号D1が６ビツトで、
所定値D0が100000の場合（これは最上位の１ビ
ツトが１で下位ビツトが全て０の場合である）を
例にとり、D1の最上位ビツトが１のときD1＞D0
とし、０のときD1＜D0とすれば簡単に大か小か
の検出が可能である。この場合、所定値D0を
011111としても同様の検出が可能である。
所定値D0が100000の場合（これは最上位の１ビ
ツトが１で下位ビツトが全て０の場合である）を
例にとり、D1の最上位ビツトが１のときD1＞D0
とし、０のときD1＜D0とすれば簡単に大か小か
の検出が可能である。この場合、所定値D0を
011111としても同様の検出が可能である。
上記の例は、所定値D0を入力デイジタル信号
D1の1/2の値に設定する場合であるが、1/4、3/4
の値に設定することも可能であり、この場合は最
上位の２ビツトをアツプダウン信号として用いれ
ばよく、この場合は検出のための論理回路（デコ
ーダ）が必要である。
D1の1/2の値に設定する場合であるが、1/4、3/4
の値に設定することも可能であり、この場合は最
上位の２ビツトをアツプダウン信号として用いれ
ばよく、この場合は検出のための論理回路（デコ
ーダ）が必要である。
一方、ゲート手段６では入力デイジタル信号
D1をデコードし、D1＝D0のとき禁止信号を得て
分周出力S2のゲート出力禁止を行なう。
D1をデコードし、D1＝D0のとき禁止信号を得て
分周出力S2のゲート出力禁止を行なう。
ここで、(2)式の時定数T1は、
T1＝１／CK ……(3)
として求めることができる。但し、CKはアツプ
ダウンカウンタ７に入力されるクロツクパルスの
周波数である。このクロツク周波数CKはクロツ
クパルスS1を可変分周手段５でモード指令信号に
応じて分周した分周出力S2のの周波数である。
ダウンカウンタ７に入力されるクロツクパルスの
周波数である。このクロツク周波数CKはクロツ
クパルスS1を可変分周手段５でモード指令信号に
応じて分周した分周出力S2のの周波数である。
可変分周手段５、ゲート手段６、アツプダウン
カウンタ７で成る積分回路の出力D2と、入力デ
イジタル信号D1に係数Ｋを乗じた乗算手段８の
出力D3とを加算手段９において加算すれば、(2)
式の比例要素T2／T1を付加することができる。
即ち、 T2／T1＝Ｋ ……(4) となる。
カウンタ７で成る積分回路の出力D2と、入力デ
イジタル信号D1に係数Ｋを乗じた乗算手段８の
出力D3とを加算手段９において加算すれば、(2)
式の比例要素T2／T1を付加することができる。
即ち、 T2／T1＝Ｋ ……(4) となる。
以上により比例積分回路を全デイジタル化でき
ると共に可変分周手段５の分周比をモード指令信
号に応じて切換え、分周出力S2の周波数が、1、
2、3…の2π倍となるように分周すれば、第５図
に示すように本発明の目的とする比例積分回路の
低周波領域のゲイン、即ち、周波数特性を切換え
ることができる。
ると共に可変分周手段５の分周比をモード指令信
号に応じて切換え、分周出力S2の周波数が、1、
2、3…の2π倍となるように分周すれば、第５図
に示すように本発明の目的とする比例積分回路の
低周波領域のゲイン、即ち、周波数特性を切換え
ることができる。
なお、アツプダウンカウンタ７の動作を、D1
＞D0のときダウンカウント、D1＜D0のときアツ
プカウントする構成とするときは、加算手段９を
減算手段とすることで入力デイジタル信号D1に
対する出力デイジタル信号D4を負極性とするこ
とができる。
＞D0のときダウンカウント、D1＜D0のときアツ
プカウントする構成とするときは、加算手段９を
減算手段とすることで入力デイジタル信号D1に
対する出力デイジタル信号D4を負極性とするこ
とができる。
次に、第６図は本発明の第２の実施例を示すブ
ロツク図であり、第３図の実施例と異なるのは、
第３図のゲート手段６の代わりに比例分周手段１
０を用いた点である。D0は所定値、S4は比例分
周子段１０の出力である。比例分周手段１０は可
変分周子段５の分周出力S2を受け、入力デイジタ
ル信号D1と所定値D0との差の絶対値に比例した
周波数に分周し、その分周出力S4をアツプダウン
カウンタ７のクロツク入力とする。これにより、
入力デイジタル信号D1と所定値D0との差の絶対
値｜D1−D0｜に比例したアツプカウント、ダウ
ンカウントが可能である。これは、丁度第１図の
従来例で入力の電位差に比例して帰還コンデンサ
の充放電を行なうのをデイジタル的に具現したも
のである。ここで、(3)式のクロツク周波数CKは
比例分周手段１０の出力S4の最低周波数、即ち、
｜D1−D0｜＝１のときの周波数である。
ロツク図であり、第３図の実施例と異なるのは、
第３図のゲート手段６の代わりに比例分周手段１
０を用いた点である。D0は所定値、S4は比例分
周子段１０の出力である。比例分周手段１０は可
変分周子段５の分周出力S2を受け、入力デイジタ
ル信号D1と所定値D0との差の絶対値に比例した
周波数に分周し、その分周出力S4をアツプダウン
カウンタ７のクロツク入力とする。これにより、
入力デイジタル信号D1と所定値D0との差の絶対
値｜D1−D0｜に比例したアツプカウント、ダウ
ンカウントが可能である。これは、丁度第１図の
従来例で入力の電位差に比例して帰還コンデンサ
の充放電を行なうのをデイジタル的に具現したも
のである。ここで、(3)式のクロツク周波数CKは
比例分周手段１０の出力S4の最低周波数、即ち、
｜D1−D0｜＝１のときの周波数である。
以上説明した第１、第２実施例のアツプダウン
カウンタ７には、計数出力D2をデコードしてD2
が最大値及び最小値のときに入力されるクロツク
S3，S4の入力を禁止すると共に最大値を検出した
ときは次のダウン指令で、最小値を検出したとき
は次のアツプ指令でクロツク入力禁止を解除する
機能を付加する。これにより、アツプダウンカウ
ンタ７のオーバーフロー及びアンダーフローを防
止できる。
カウンタ７には、計数出力D2をデコードしてD2
が最大値及び最小値のときに入力されるクロツク
S3，S4の入力を禁止すると共に最大値を検出した
ときは次のダウン指令で、最小値を検出したとき
は次のアツプ指令でクロツク入力禁止を解除する
機能を付加する。これにより、アツプダウンカウ
ンタ７のオーバーフロー及びアンダーフローを防
止できる。
また、必要な複数のクロツクパルスが用意され
ている場合は、可変分周手段５の代わりにモード
指令信号によるクロツク選択手段を用いても差し
使えないことは言うまでもない。
ている場合は、可変分周手段５の代わりにモード
指令信号によるクロツク選択手段を用いても差し
使えないことは言うまでもない。
発明の効果
以上の説明で明らかな如く、全ての構成要素を
デイジタル化し、モード指令信号に応じて比例積
分回路の低周波領域のゲイン、即ち周波数特性を
切換えることができ、かつic化に好適で、その実
用的効果は大である。
デイジタル化し、モード指令信号に応じて比例積
分回路の低周波領域のゲイン、即ち周波数特性を
切換えることができ、かつic化に好適で、その実
用的効果は大である。
第１図はアナログ式比例積分回路の従来構成を
示す電気的線図、第２図はその動作波形図、第３
図は本発明のデイジタル式比例積分回路の１実施
例のブロツク図、第４図はその動作波形図、第５
図はその周波数特性曲線図、第６図は本発明の他
の実施例のブロツク図である。 ５……可変分周手段、６……ゲート手段、７…
…アツプダウンカウンタ、８……乗算手段、９…
…加算または減算手段、１０……比例分周手段。
示す電気的線図、第２図はその動作波形図、第３
図は本発明のデイジタル式比例積分回路の１実施
例のブロツク図、第４図はその動作波形図、第５
図はその周波数特性曲線図、第６図は本発明の他
の実施例のブロツク図である。 ５……可変分周手段、６……ゲート手段、７…
…アツプダウンカウンタ、８……乗算手段、９…
…加算または減算手段、１０……比例分周手段。
Claims (1)
- 【特許請求の範囲】 １ モード指令信号によりクロツクパルスの分周
比を切換える可変分周手段と、入力デイジタル信
号が所定値のときに前記可変分周手段の出力を禁
止するゲート手段と、前記入力デイジタル信号の
最上位の少なくとも１ビツトをアツプダウン信号
入力とし、前記ゲート手段の出力をクロツク入力
とするアツプダウンカウンタと、前記入力デイジ
タル信号に係数を乗じる乗算手段と、前記アツプ
ダウンカウンタの出力と前記乗算手段の出力とを
加算または減算する加算または減算手段とを具備
し、前記加算または減算手段よりモード指令信号
に対応した出力デイジタル信号を得ることを特徴
とするデイジタル式比例積分回路。 ２ モード指令信号によりクロツクパルスの分周
比を切換える可変分周手段と、前記可変分周手段
の出力を入力デイジタル信号と所定値との差の絶
対値に比例した周波数に分周する比例分周手段
と、前記入力デイジタル信号の最上位の少なくと
も１ビツトをアツプダウン信号入力とし、前記第
２分周手段の出力をクロツク入力とするアツプダ
ウンカウンタと、前記入力デイジタル信号に係数
を乗じる乗算手段と、前記アツプダウンカウンタ
の出力と前記乗算手段の出力とを加算または減算
する加算または減算手段とを具備し、前記加算ま
たは減算手段よりモード指令信号に対応した出力
デイジタル信号を得ることを特徴とするデイジタ
ル式比例積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071977A JPS60215242A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071977A JPS60215242A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60215242A JPS60215242A (ja) | 1985-10-28 |
| JPH0241768B2 true JPH0241768B2 (ja) | 1990-09-19 |
Family
ID=13476026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071977A Granted JPS60215242A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215242A (ja) |
-
1984
- 1984-04-11 JP JP59071977A patent/JPS60215242A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60215242A (ja) | 1985-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6177787B1 (en) | Circuits and methods for controlling timing and slope compensation in switching regulators | |
| US5594631A (en) | Digital pulse width modulator for power supply control | |
| US8030976B2 (en) | Triangle wave generating circuit | |
| US20180191356A1 (en) | Control circuit | |
| US10833654B2 (en) | Oscillator circuit with comparator delay cancelation | |
| JP2509426B2 (ja) | デルタ−シグマ−アナログ／ディジタル変換器 | |
| JPH0241768B2 (ja) | ||
| JP5589769B2 (ja) | スイッチング電源の制御回路及び電子機器 | |
| JPH0241766B2 (ja) | ||
| JPH0241767B2 (ja) | ||
| JPH06244639A (ja) | 周波数シンセサイザ | |
| JPH0142434B2 (ja) | ||
| JPH0142425B2 (ja) | ||
| CN109407744B (zh) | 用于负载的恒流控制的线性恒流控制系统和方法 | |
| JPH0465569B2 (ja) | ||
| Panetas-Felouris et al. | Digital to Pulse-Width Converter for Time-Mode PWM signal processing | |
| JPH08111641A (ja) | 比較装置，ａ／ｄ変換装置，ｐｗｍ信号生成装置，電源装置，電源制御装置 | |
| JP5527397B1 (ja) | パルス生成器 | |
| US11456747B1 (en) | Multiphase frequency to voltage converter | |
| JP2519545Y2 (ja) | 縦続積分型ａ／ｄ変換器 | |
| JPH05243857A (ja) | オフセット不感型スイッチトキャパシタ増幅回路 | |
| JP3424198B2 (ja) | ダイレクト・デジタル・シンセサイザ | |
| KR940008192B1 (ko) | 듀티 50%을 갖는 주파수 체배기 | |
| TWI496074B (zh) | 乘除法器及其方法 | |
| JP6405149B2 (ja) | Ｄ／ａ変換回路 |