JPH0241767B2 - - Google Patents
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- JPH0241767B2 JPH0241767B2 JP59071976A JP7197684A JPH0241767B2 JP H0241767 B2 JPH0241767 B2 JP H0241767B2 JP 59071976 A JP59071976 A JP 59071976A JP 7197684 A JP7197684 A JP 7197684A JP H0241767 B2 JPH0241767 B2 JP H0241767B2
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- Japan
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- input
- digital signal
- proportional
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
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- Physics & Mathematics (AREA)
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- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数の入力デイジタル信号に比例積
分特性を付加した出力デイジタル信号を得るデイ
ジタル式比例積分回路に関するものである。
分特性を付加した出力デイジタル信号を得るデイ
ジタル式比例積分回路に関するものである。
従来例の構成とその問題点
第１図はアナログ式比例積分回路の従来例を示
す電気的結線図、第２図はその動作説明に供する
波形図である。
す電気的結線図、第２図はその動作説明に供する
波形図である。
アナログ式比例積分回路の構成要素は、オペア
ンプ１、入力抵抗２、帰還コンデンサ３、帰還抵
抗４である。今、入力電圧E1，E2に電位差が生
じると入力抵抗２に電流が流れ、帰還コンデンサ
３に電荷が充電されて出力電圧E0が変化する。
出力電圧E0は第２図に示すように、 E1＞E2のとき電位が下降（〜t1、t4〜t5）し、 E1＝E2のとき電位が停止（t1〜t2、t3〜t4、t5
〜）し、E1＜E2のとき電位が上昇（t2〜t3）する
動作をする。この回路の伝達関数G(s)は、 G(s)＝１＋sT2／sT1 ……(1) となる。但し、T1＝CR1、T2＝CR2、Ｃは帰還
コンデンサ３の容量値、R1は入力抵抗２の抵抗
値、R2は帰還抵抗４の抵抗値、ｓはラプラス演
算子である。
ンプ１、入力抵抗２、帰還コンデンサ３、帰還抵
抗４である。今、入力電圧E1，E2に電位差が生
じると入力抵抗２に電流が流れ、帰還コンデンサ
３に電荷が充電されて出力電圧E0が変化する。
出力電圧E0は第２図に示すように、 E1＞E2のとき電位が下降（〜t1、t4〜t5）し、 E1＝E2のとき電位が停止（t1〜t2、t3〜t4、t5
〜）し、E1＜E2のとき電位が上昇（t2〜t3）する
動作をする。この回路の伝達関数G(s)は、 G(s)＝１＋sT2／sT1 ……(1) となる。但し、T1＝CR1、T2＝CR2、Ｃは帰還
コンデンサ３の容量値、R1は入力抵抗２の抵抗
値、R2は帰還抵抗４の抵抗値、ｓはラプラス演
算子である。
(1)式を展開すると、
G(s)＝１／sT1＋T2／T1 ……(2)
となる。即ち、積分と比例の比例積分特性を有し
ている。なお、入力抵抗２に流れる電流の大きさ
は、入力電圧E1，E2の電位差に比例するため、
帰還コンデンサ３の電荷の充放電を電位差に比例
積分する。しかるに、第２図に示す出力電圧E0
の電位の傾きは、E1，E2の電位差に比例して変
化する。
ている。なお、入力抵抗２に流れる電流の大きさ
は、入力電圧E1，E2の電位差に比例するため、
帰還コンデンサ３の電荷の充放電を電位差に比例
積分する。しかるに、第２図に示す出力電圧E0
の電位の傾きは、E1，E2の電位差に比例して変
化する。
係る比例積分回路を集積回路（iC）化する場合
には、入出力用のピン３個と外付けのCR部品を
必要とし、iC化による外付け部品の削減及びピン
数削減の妨げとなつていた。また、CR部品のバ
ラツキや電源電圧の変化、温度変化、経時変化等
を受け易いものであつた。さらに、モード指令信
号によりその周波数特性を多モードに切換えたい
場合は、より多くの外付け部品を必要とする等々
の問題があつた。
には、入出力用のピン３個と外付けのCR部品を
必要とし、iC化による外付け部品の削減及びピン
数削減の妨げとなつていた。また、CR部品のバ
ラツキや電源電圧の変化、温度変化、経時変化等
を受け易いものであつた。さらに、モード指令信
号によりその周波数特性を多モードに切換えたい
場合は、より多くの外付け部品を必要とする等々
の問題があつた。
発明の目的
本発明は前記従来の問題点を解消するもので、
全ての構成要素をデイジタル化し、かつモード指
令信号による周波数特性の切換えを可能にしたデ
イジタル式比例積分回路を提供するものである。
全ての構成要素をデイジタル化し、かつモード指
令信号による周波数特性の切換えを可能にしたデ
イジタル式比例積分回路を提供するものである。
発明の構成
本発明は、入力デイジタル信号が所定値のとき
にクロツクパルスを禁止するゲート手段と、前記
入力デイジタル信号の最上位の少なくとも１ビツ
トをアツプダウン信号入力とし、前記ゲート手段
の出力をクロツク入力とするアツプダウンカウン
タと、モード指令信号により前記入力デイジタル
信号に乗じる係数を切換える可変乗算手段と、前
記アツプダウンカウンタの出力と前記可変乗算手
段の出力とを加算または減算する加算または減算
手段とを具備し、前記加算または減算手段より前
記モード指令信号に対応した出力デイジタル信号
を得るデイジタル式比例積分回路であり、全ての
構成要素をデイジタル化すると共にモード指令信
号により高周波領域のゲイン、即ち周波数特性を
切換え可能としたものである。また、本発明は前
記ゲート手段の代わりに比例分周手段を用いる構
成とし、前記比例分周手段において前記クロツク
パルスを入力デイジタル信号と所定値との差の絶
対値に比列した周波数に分周する構成とし、この
出力をアツプダウンカウンタのクロツクとして用
いれば、比例積分回路の性能を高めることができ
る。
にクロツクパルスを禁止するゲート手段と、前記
入力デイジタル信号の最上位の少なくとも１ビツ
トをアツプダウン信号入力とし、前記ゲート手段
の出力をクロツク入力とするアツプダウンカウン
タと、モード指令信号により前記入力デイジタル
信号に乗じる係数を切換える可変乗算手段と、前
記アツプダウンカウンタの出力と前記可変乗算手
段の出力とを加算または減算する加算または減算
手段とを具備し、前記加算または減算手段より前
記モード指令信号に対応した出力デイジタル信号
を得るデイジタル式比例積分回路であり、全ての
構成要素をデイジタル化すると共にモード指令信
号により高周波領域のゲイン、即ち周波数特性を
切換え可能としたものである。また、本発明は前
記ゲート手段の代わりに比例分周手段を用いる構
成とし、前記比例分周手段において前記クロツク
パルスを入力デイジタル信号と所定値との差の絶
対値に比列した周波数に分周する構成とし、この
出力をアツプダウンカウンタのクロツクとして用
いれば、比例積分回路の性能を高めることができ
る。
実施例の説明
第３図は本発明の１実施例を示すブロツク図で
あり、第４図はその動作波形図、第５図は比例積
分特性を示す周波数特性曲線である。
あり、第４図はその動作波形図、第５図は比例積
分特性を示す周波数特性曲線である。
第３図において、５はゲート手段、６はアツプ
ダウンカウンタ、７は可変乗算手段、８は加算手
段であり、D1は２進数の入力デイジタル信号、
D2はアツプダウンカウンタの出力、D3は可変乗
算手段の出力、D4は出力デイジタル信号、Ｓ１
はクロツクパルス、Ｓ２はゲート出段の出力であ
る。
ダウンカウンタ、７は可変乗算手段、８は加算手
段であり、D1は２進数の入力デイジタル信号、
D2はアツプダウンカウンタの出力、D3は可変乗
算手段の出力、D4は出力デイジタル信号、Ｓ１
はクロツクパルス、Ｓ２はゲート出段の出力であ
る。
ゲート手段５は入力デイジタル信号D1が所定
値D0と等しい（D1＝D0）ときクロツクパルスＳ
１の出力を禁止し、等しくない（D1≠D0）とき
出力する構成とし、ゲート出力Ｓ２をアツプダウ
ンカウンタ６のクロツク入力とする。一方、アツ
プダウンカウンタ６には入力デイジタル信号D1
の最上位の少なくとも１ビツトアツプダウン信号
として入力し、ゲート出力Ｓ２をアツプまたはダ
ウンカウントする。そして、アツプダウンカウン
タ６より積分された出力信号D2を得る。また、
入力デイジタル信号D1は可変乗算手段７に入力
し、モード指令信号に応じた係数Ｋを乗じる。そ
して、加算手段８においてアツプダウンカウンタ
６の出力D2と可変乗算手段７の出力D3とを加算
し、加算出力D4を出力デイジタル信号として得
る構成にしている。
値D0と等しい（D1＝D0）ときクロツクパルスＳ
１の出力を禁止し、等しくない（D1≠D0）とき
出力する構成とし、ゲート出力Ｓ２をアツプダウ
ンカウンタ６のクロツク入力とする。一方、アツ
プダウンカウンタ６には入力デイジタル信号D1
の最上位の少なくとも１ビツトアツプダウン信号
として入力し、ゲート出力Ｓ２をアツプまたはダ
ウンカウントする。そして、アツプダウンカウン
タ６より積分された出力信号D2を得る。また、
入力デイジタル信号D1は可変乗算手段７に入力
し、モード指令信号に応じた係数Ｋを乗じる。そ
して、加算手段８においてアツプダウンカウンタ
６の出力D2と可変乗算手段７の出力D3とを加算
し、加算出力D4を出力デイジタル信号として得
る構成にしている。
第４図により第３図の動作を説明すれば、入力
デイジタル信号D1が所定値D0より大か小かによ
りアツプダウンカウンタ６の動作をアツプかダウ
ン（またはダウンかアツプ）に切換えている。即
ち、出力D2はD1とD0の関係が、D1＞D0（または
D1＜D0）のときアツプカウント（t2〜t3）、D1＝
D0のときカウント停止（t1〜t2、t3〜t4、t5〜）、
D1＜D0（またはD1＞D0）のときダウンカウント
（〜t1、t4〜t5）させる構成にしている。
デイジタル信号D1が所定値D0より大か小かによ
りアツプダウンカウンタ６の動作をアツプかダウ
ン（またはダウンかアツプ）に切換えている。即
ち、出力D2はD1とD0の関係が、D1＞D0（または
D1＜D0）のときアツプカウント（t2〜t3）、D1＝
D0のときカウント停止（t1〜t2、t3〜t4、t5〜）、
D1＜D0（またはD1＞D0）のときダウンカウント
（〜t1、t4〜t5）させる構成にしている。
ここで、D1＞D0かD1＜D0かの検出は、入力デ
イジタル信号D1の最上位の少なくとも１ビツト
を利用すればよい。即ち、入力デイジタル信号
D1が６ビツトで、所定値D0が100000の場合（こ
れは最上位の１ビツトが１で下位ビツトが全て０
の場合である）を例にとり、D1の最上位ビツト
が１のときD1＞D0とし、０のときD1＜D0とすれ
ば簡単に大か小かの検出が可能である。この場
合、所定値D0を011111としても同様の検出が可
能である。
イジタル信号D1の最上位の少なくとも１ビツト
を利用すればよい。即ち、入力デイジタル信号
D1が６ビツトで、所定値D0が100000の場合（こ
れは最上位の１ビツトが１で下位ビツトが全て０
の場合である）を例にとり、D1の最上位ビツト
が１のときD1＞D0とし、０のときD1＜D0とすれ
ば簡単に大か小かの検出が可能である。この場
合、所定値D0を011111としても同様の検出が可
能である。
上記の例は、所定値D0を入力デイジタル信号
D1の1/2の値に設定する場合であるが、1/4、3/4
の値に設定することも可能であり、この場合は最
上位の２ビツトをアツプダウン信号として用いれ
ばよく、検出のための論理回路（デコーダ）が必
要である。
D1の1/2の値に設定する場合であるが、1/4、3/4
の値に設定することも可能であり、この場合は最
上位の２ビツトをアツプダウン信号として用いれ
ばよく、検出のための論理回路（デコーダ）が必
要である。
一方、ゲート手段５では入力デイジタル信号
D1をデコードし、D1＝D0のとき禁止信号を得て
クロツクパルスＳ１のゲート出力禁止を行なう。
D1をデコードし、D1＝D0のとき禁止信号を得て
クロツクパルスＳ１のゲート出力禁止を行なう。
ここで、(2)式の時定数T1は、
T1＝１／ck ……(3)
として求めることができる。但し、ckはアツプ
ダウンカウンタ６に入力されるクロツクパルスの
周波数である。
ダウンカウンタ６に入力されるクロツクパルスの
周波数である。
ゲート手段５、アツプダウンカウンタ６で成る
積分回路の出力D2と入力デイジタル信号D1に係
数Ｋを乗じた可変乗算手段７の出力D3とを加算
手段８において加算すれば、(2)式の比例要素
T2／T1を付加することができる。即ち、 T2／T1＝Ｋ ……(4) となる。
積分回路の出力D2と入力デイジタル信号D1に係
数Ｋを乗じた可変乗算手段７の出力D3とを加算
手段８において加算すれば、(2)式の比例要素
T2／T1を付加することができる。即ち、 T2／T1＝Ｋ ……(4) となる。
以上により比例積分回路を全デイジタル化でき
ると共に、可変乗算手段７の係数Ｋをモード指令
信号に応じて切換え、K1、K2、K3…とすれば、
第５図に示すように本発明の目的とする比例積分
回路の高周波領域のゲイン、即ち、周波数特性を
切換えることができる。ここで、(4)式よりT2＝
Ｋ・T1であるから、係数Ｋに比例してT2が変わ
り、結果的に第５図に示すようにT2で定まる折
点周波数2が2a、2b、2c…と切換わる。
ると共に、可変乗算手段７の係数Ｋをモード指令
信号に応じて切換え、K1、K2、K3…とすれば、
第５図に示すように本発明の目的とする比例積分
回路の高周波領域のゲイン、即ち、周波数特性を
切換えることができる。ここで、(4)式よりT2＝
Ｋ・T1であるから、係数Ｋに比例してT2が変わ
り、結果的に第５図に示すようにT2で定まる折
点周波数2が2a、2b、2c…と切換わる。
なお、アツプダウンカウンタ６の動作を、D1
＞D0のときダウンカウント、D1＜D0のときアツ
プカウントする構成とするときは、加算手段８を
減算手段とすることで入力デイジタル信号D1に
対する出力デイジタル信号D4を負極性とするこ
とができる。
＞D0のときダウンカウント、D1＜D0のときアツ
プカウントする構成とするときは、加算手段８を
減算手段とすることで入力デイジタル信号D1に
対する出力デイジタル信号D4を負極性とするこ
とができる。
次に、第６図は本発明の第２の実施例を示すブ
ロツク図であり、第３図の実施例と異なるのは、
第３図のゲート手段５の代わりに比例分周手段９
を用いた点である。D0は所定値、Ｓ３は比例分
周手段９の出力である。比例分周手段９はクロツ
クパルスＳ１を入力デイジタル信号D1と所定値
D0との差の絶対値に比例した周波数に分周し、
その分周出力Ｓ３をアツプダウンカウンタ６のク
ロツク入力とする。これにより、入力デイジタル
信号D1と所定値D0との差の絶対値｜D1−D0｜に
比例したアツプカウント、ダウンカウントが可能
である。これは、丁度第１図の従来例で入力の電
位差に比例して帰還コンデンサの充放電を行なう
のをデイジタル的に具現したものである。ここ
で、(3)式のクロツク周波数ckは比例分周手段９
の出力Ｓ３の最低周波数、即ち、｜D1−D0｜＝１
のときの周波数である。
ロツク図であり、第３図の実施例と異なるのは、
第３図のゲート手段５の代わりに比例分周手段９
を用いた点である。D0は所定値、Ｓ３は比例分
周手段９の出力である。比例分周手段９はクロツ
クパルスＳ１を入力デイジタル信号D1と所定値
D0との差の絶対値に比例した周波数に分周し、
その分周出力Ｓ３をアツプダウンカウンタ６のク
ロツク入力とする。これにより、入力デイジタル
信号D1と所定値D0との差の絶対値｜D1−D0｜に
比例したアツプカウント、ダウンカウントが可能
である。これは、丁度第１図の従来例で入力の電
位差に比例して帰還コンデンサの充放電を行なう
のをデイジタル的に具現したものである。ここ
で、(3)式のクロツク周波数ckは比例分周手段９
の出力Ｓ３の最低周波数、即ち、｜D1−D0｜＝１
のときの周波数である。
以上説明した第１、第２実施例のアツプダウン
カウンタ６には、計数出力D2をデコードしてD2
が最大値及び最小値のときに入力されるクロツク
Ｓ２，Ｓ３の入力を禁止すると共に最大値を検出
したときは次のダウン指令で、最小値を検出した
ときは次のアツプ指令でクロツク入力禁止を解除
する機能を付加する。これにより、アツプダウン
カウンタ６のオーバーフロー及びアンダーフロー
を防止できる。
カウンタ６には、計数出力D2をデコードしてD2
が最大値及び最小値のときに入力されるクロツク
Ｓ２，Ｓ３の入力を禁止すると共に最大値を検出
したときは次のダウン指令で、最小値を検出した
ときは次のアツプ指令でクロツク入力禁止を解除
する機能を付加する。これにより、アツプダウン
カウンタ６のオーバーフロー及びアンダーフロー
を防止できる。
発明の効果
以上の説明で明らかな如く、全ての構成要素を
デイジタル化し、モード指令信号に応じて比例積
分回路の高周波領域のゲイン、即ち周波数特性を
切換えることができ、かつiC化に好適で、その実
用的効果は大である。
デイジタル化し、モード指令信号に応じて比例積
分回路の高周波領域のゲイン、即ち周波数特性を
切換えることができ、かつiC化に好適で、その実
用的効果は大である。
第１図はアナログ式比例積分回路の従来構成を
示す電気的結線図、第２図はその動作波形図、第
３図は本発明のデイジタル式比例積分回路の一実
施例のブロツク図、第４図はその動作波形図、第
５図はその周波数特性曲線図、第６図は本発明の
他の実施例のブロツク図である。 ５……ゲート手段、６……アツプダウンカウン
タ、７……可変乗算手段、８……加算または減算
手段、９……比例分周手段。
示す電気的結線図、第２図はその動作波形図、第
３図は本発明のデイジタル式比例積分回路の一実
施例のブロツク図、第４図はその動作波形図、第
５図はその周波数特性曲線図、第６図は本発明の
他の実施例のブロツク図である。 ５……ゲート手段、６……アツプダウンカウン
タ、７……可変乗算手段、８……加算または減算
手段、９……比例分周手段。
Claims (1)
- 【特許請求の範囲】 １ 入力デイジタル信号が所定値のときにクロツ
クパルスを禁止するゲート手段と、前記入力デイ
ジタル信号の最上位の少なくとも１ビツトをアツ
プダウン信号入力とし、前記ゲート手段の出力を
クロツク入力とするアツプダウンカウンタと、モ
ード指令信号により前記入力デイジタル信号に乗
じる係数を切換える可変乗算手段と、前記アツプ
ダウンカウンタの出力と前記可変乗算手段の出力
とを加算または減算する加算または減算手段とを
具備し、前記加算または減算手段より前記モード
指令信号に対応した出力デイジタル信号を得るこ
とを特徴とするデイジタル式比例積分回路。 ２ クロツクパルスを入力デイジタル信号と所定
値との差の絶対値に比例した周波数に分周する比
例分周手段と、前記入力デイジタル信号の最上位
の少なくとも１ビツトをアツプダウン信号入力と
し、前記比例分周手段の出力をクロツク入力とす
るアツプダウンカウンタと、モード指令信号によ
り前記入力デイジタル信号に乗じる係数を切換え
る可変乗算手段と、前記アツプダウンカウンタの
出力と前記可変乗算手段の出力とを加算または減
算する加算または減算手段とを具備し、前記加算
または減算手段より前記モード指令信号に対応し
た出力デイジタル信号を得ることを特徴とするデ
イジタル式比例積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071976A JPS60215241A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071976A JPS60215241A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60215241A JPS60215241A (ja) | 1985-10-28 |
| JPH0241767B2 true JPH0241767B2 (ja) | 1990-09-19 |
Family
ID=13475998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071976A Granted JPS60215241A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215241A (ja) |
-
1984
- 1984-04-11 JP JP59071976A patent/JPS60215241A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60215241A (ja) | 1985-10-28 |
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