JPH0465569B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、２進数の入力デイジタル信号に積分
特性を付加した２進数の出力デイジタル信号を得
るデイジタル式積分回路に関するものである。

従来例の構成とその問題点 昨今の家庭用VTR、特にサーボ系のデイジタ
ル化は活発であり、既にデイジタルサーボ用の
IC（集積回路）として商品化され、導入されるに
至つている。このデイジタル化の狙いは、調整箇
所や周辺部品の削減、消費電力の低減、信頼性の
向上、多機能化対応等であり、かなり大幅なデイ
ジタル化が図られている。しかし、回転サーボ系
等のサーボ特性を決める位相補償回路（以後、フ
イルタと称す。）だけは、依然として抵抗と大型
の電解コンデンサで構成されている。

係るフイルタの従来例として、第１図に示すア
ナログ式積分回路がある。また、第２図はその動
作説明に供する波形図である。

アナログ式積分回路の構成要素は、オペアンプ
１，入力抵抗２，帰還コンデンサ３である。今、
入力電圧E₁，E₂に電位差が生じると入力抵抗２
に電流が流れ、帰還コンデンサ３に電荷が充電さ
れて出力電圧E₀が変化する。第２図に示すよう
に出力電圧E₀は、 E₁＞E₂のとき電位が下降（〜t₁，t₄〜t₅）し、 E₁＝E₂のとき電位が停止（t₁〜t₂，t₃〜t₄，t₅
〜）し、 E₁＜E₂のとき電位が上昇（t₂〜t₃）する 動作をする。この回路の伝達関数Ｇ(s)は、 Ｇ(s)＝１／sT ……(1) である。但し、T₁＝C₁・R₁，C₁は帰還コンデン
サ３の容量、R₁は入力抵抗２の抵抗値である。
すなわち、この回路は積分要素としての機能を持
つている。

なお、入力抵抗２を流れる電流の大きさは、入
力電圧E₁，E₂の電位差に比例するため、帰還コ
ンデンサ３の電荷の充放電も比例する。しかる
に、第２図に示す出力電圧E₀の傾きは、E₁，E₂
の電位差に比例して変化する。

以上説明した第１図のアナログ式積分回路は、
入力電圧E₁が入力アナログ信号、入力電圧E₂が
基準アナログ信号、出力電圧E₀が出力アナログ
信号であり、出力アナログ信号は入力アナログ信
号に積分特性が付与された信号である。

係る積分回路をIC化する場合には、入出力用
のピン３個と外付けのCR部品を必要とし、IC化
するときの外付け部品の削減およびピン数削減の
妨げとなつていた。また、CR部品のバラツキや
電源電圧の変化、温度変化、経時変化等を受け易
いものであつた。さらに、モード指令信号により
その周波数特性を多種類に切り換えたい場合は、
より多くの外付け部品を必要とする、等々の問題
があつた。

発明の目的 本発明は前記従来の問題点を解消するもので、
全ての構成要素をデイジタル化し、かつ、モード
指令信号による特性の切り換えを可能にしたデイ
ジタル式積分回路を提供することを目的とするも
のである。

発明の構成 本発明は、モード指令信号に応じてクロツクパ
ルスの分周比を変更する可変分周手段と、その可
変分周手段の出力を２進数の入力デイジタル信号
が所定値のときは阻止し、所定値以外のときは通
過させるゲート手段と、前記入力デイジタル信号
の最上位の少なくとも１ビツトを計数方向切換信
号として入力してアツプ・ダウンの計数方向を切
り換え、かつ、前記ゲート手段の出力をクロツク
パルスとして入力して計数する可逆計数手段と、
を具備し、前記可逆計数手段より前記モード指令
信号に対応した出力デイジタル信号を得るデイジ
タル式積分回路であり、 また本発明は、モード指令信号に応じてクロツ
クパルスの分周比を変更する第１分周手段と、２
進数の入力デイジタル信号と所定値との差の絶対
値に比例した周波数に前記第１分周手段の出力を
分周する第２分周手段と、前記入力デイジタル信
号の最上位の少なくとも１ビツトを計数方向切換
信号として入力してアツプ・ダウンの計数方向を
切り換え、かつ、前記ゲート手段の出力をクロツ
クパルスとして入力して計数する可逆計数手段
と、を具備し、前記可逆計数手段より前記モード
指令信号に対応した出力デイジタル信号を得るデ
イジタル式積分回路である。

そして、以上のように全面的にデイジタル化す
ることにより、コンデンサや抵抗などの外付け部
品を不要とし、ICの内蔵回路とすることにより
入出力ピンをも削減できるものである。

実施例の説明 第３図は本発明の第１の実施例を示すブロツク
図であり、第４図はその動作波形図、第５図は積
分特性を示す周波数特性曲線である。

第３図において、４は可変分周手段、５はゲー
ト手段、６は可逆計数手段（以下、アツプダウン
カウンタと呼ぶ。）であり、D₁は２進数の入力デ
イジタル信号、D₂は２進数の出力デイジタル信
号、S₁はクロツクパルス、S₂は分周出力、S₃はゲ
ート出力である。

クロツクパルスS₁は、可変分周手段４において
モード指令信号に応じた所定の分周比で分周さ
れ、その分周出力S₂をゲート手段５の入力とす
る。ゲート手段５では、入力デイジタル信号D₁
が所定値D₀と一致（D₁＝D₀）したときは分周出
力S₂の通過を阻止し、不一致（D₁≠D₀）のとき
は分周出力S₂を通過させてゲート出力S₃とし、ア
ツプダウンカウンタ６のクロツクパルスとして入
力する。一方、アツプダウンカウンタ６には、入
力デイジタル信号D₁の最上位の少なくとも１ビ
ツトを計数方向切換信号として入力し、ゲート出
力S₃を計数する。例えば、アツプダウンカウンタ
６は、計数方向切換信号が「１」のときカウント
アツプ、「０」のときカウントダウンするように
クロツクパルスであるゲート出力S₃を計数する。
そして、アツプダウンカウンタ６より出力デイジ
タル信号D₂を得る構成にしている。

第４図により第３図の動作をより詳細に説明す
ると、入力デイジタル信号D₁が所定値D₀に比べ
て大か小かによりアツプダウンカウンタ６の動作
を、アツプかダウン（またはダウンかアツプ）に
切り換えている。すなわち、出力デイジタル信号
D₂は、 D₁＞D₀（またはD₁＜D₀）のときアツプカウン
ト（t₂〜t₃）、 D₁＝D₀のときカウント停止（t₁〜t₂，t₃〜t₄，
t₅〜）、 D₁＜D₀（またはD₁＞D₀）のときダウンカウン
ト（〜t₁，t₄〜t₅） させる構成にしている。

ここで、D₁＞D₀かD₁＜D₀かの検出は、入力デ
イジタル信号D₁の最上位の少なくとも１ビツト
を利用すればよい。例えば、入力デイジタル信号
D₁が６ビツトで、所定値D₀が「100000」の場合
（これは、最上位ビツトが「１」で、他の下位ビ
ツトが全て「０」の場合である。）を例にとり、
D₁の最上位ビツトが「１」のときD₁＞D₀とし、
「０」のときD₁＜D₀とすれば、簡単に大か小かの
検出が可能である。この場合、所定値D₀を
「011111」としても同様の検出が可能である。

上記の例は、所定値D₀を入力デイジタル信号
D₁の1/2の値に設定する場合であるが、1/4，3/4
の値に設定することも可能であり、この場合は最
上位の２ビツトを用い、検出のために論理回路
（デコーダ）を用いればよい。

一方、ゲート手段５では、入力デイジタル信号
D₁をデコードし、D₁＝D₀のとき禁止信号を得て
分周出力S₂の通過を阻止する。

ここで、(1)式の時定数Ｔは、 Ｔ＝１／fck ……(2) として求めることができる。但し、fckはアツプ
ダウンカウンタ６に入力されるクロツクパルスの
周波数である。このクロツク周波数fckは、クロ
ツクパルスS₁を可変分周手段４でモード指令信号
に応じて分周した分周出力S₂の周波数であり、そ
の周波数が、2πf₁，2πf₂，2πf₃，……となるよう
に分周すれば、第５図に示すように積分回路の周
波数特性を切り換えることができる。

第６図は、本発明の第２の実施例を示すブロツ
ク図である。

第６図において、７は第１分周手段、８は第２
分周手段、９はアツプダウンカウンタであり、
D₀は所定値、D₁は入力デイジタル信号、D₂は出
力デイジタル信号、S₄はクロツクパルス、S₅は第
１分周出力、S₆は第２分周出力である。

第１分周手段７は、第３図の可変分周手段４に
対応しており、クロツクパルスS₄とモード指令信
号とを入力とし、前述のように周波数特性の切り
換えに供する。第２分周手段８は第１分周手段７
の分周出力S₅を受けて、その第１分周出力S₅を入
力デイジタル信号D₁と所定値D₀との差の絶対値
に比例した周波数に分周し、その第２分周出力S₆
をアツプダウンカウンタ９のクロツクパルスとし
て入力する。出力デイジタル信号D₂は、アツプ
ダウンカウンタ９の出力として得ることができ
る。

これにより、入力デイジタル信号D₁と所定値
D₀との差の絶対値｜D₁−D₀｜に比例したアツプ
カウント、ダウンカウントが可能である。これ
は、第１図に従来例に示した帰還コンデンサ３の
入力に比例した充放電を、デイジタル的に実現し
たものである。

ここで、(2)式のクロツク周波数fckは、第２分
周出力S₆の最低周波数、すなわち、D₁とD₀の絶
対値が「１」（｜D₁−D₀｜＝１）のときの周波数
である。

さらに、第１，第２実施例のアツプダウンカウ
ンタ６，９には、オーバーフローおよびアンダー
フローを防止するために、出力デイジタル信号
D₂をデコードしてD₂が最大値および最小値のと
きに入力されるクロツクパルスを禁止し、最大値
を検出したときは計数方向切換信号のダウン指令
で、最小値を検出したときはアツプ指令で禁止解
除する機能を付設すればよい。

なお、必要とする複数のクロツクパルスが用意
されている場合は、可変分周手段４、第１分周手
段７の代わりに選択手段を用い、モード指令信号
によつて選択する構成としてもよい。

発明の効果 以上のように本発明は、可変分周手段、ゲート
手段および可逆計数手段（アツプダウンカウン
タ）を用いるだけの比較的簡単な構成、または、
第１分周手段、第２分周手段および可逆計数手段
（アツプダウンカウンタ）を用いるだけの比較的
簡単な構成で積分回路を実現でき、モード指令信
号に応じて積分回路の周波数特性を切り換えるこ
とができる。

さらに、全ての構成要素をデイジタル化できる
ため、外付け部品を不要にでき、かつ、内蔵回路
とすることで入出力ピンを不要にできる等、IC
化する上で極めて有用である。

【図面の簡単な説明】

第１図は従来のアナログ式積分回路の構成を示
す電気的結線図、第２図はその動作波形図、第３
図は本発明の第１実施例におけるデイジタル式積
分回路のブロツク図、第４図はその動作波形図、
第５図はその周波数特性曲線図、第６図は本発明
の第２実施例におけるデイジタル式積分回路のブ
ロツク図である。 ４……可変分周手段、５……ゲート手段、６，
９……可逆計数手段、７……第１分周手段、８…
…第２分周手段。

Claims (1)

1. 【特許請求の範囲】 １ モード切換信号に応じてクロツクパルスの分
   周比を変更する可変分周手段と、 その可変分周手段の出力を２進数の入力デイジ
   タル信号が所定値のときは阻止し、所定値以外の
   ときは通過させるゲート手段と、 前記入力デイジタル信号の最上位の少なくとも
   １ビツトを計数方向切換信号として入力してアツ
   プ・ダウンの計数方向を切り換え、かつ、前記ゲ
   ート手段の出力をクロツクパルスとして入力して
   計数する可逆計数手段と を具備し、 前記可逆計数手段より前記モード指令信号に対
   応した出力デイジタル信号を得ることを特徴とす
   るデイジタル式積分回路。 ２ モード切換信号に応じてクロツクパルスの分
   周比を変更する第１分周手段と、 ２進数の入力デイジタル信号と所定値との差の
   絶対値に比例した周波数に前記第１分周手段の出
   力を分周する第２分周手段と、 前記入力デイジタル信号の最上位の少なくとも
   １ビツトを計数方向切換信号として入力してアツ
   プ・ダウンの計数方向を切り換え、かつ、前記第
   ２分周手段の出力をクロツクパルスとして入力し
   て計数する可逆計数手段と を具備し、 前記可逆計数手段より前記モード指令信号に対
   応した出力デイジタル信号を得ることを特徴とす
   るデイジタル式積分回路。