JPS58197877A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS58197877A JPS58197877A JP57080944A JP8094482A JPS58197877A JP S58197877 A JPS58197877 A JP S58197877A JP 57080944 A JP57080944 A JP 57080944A JP 8094482 A JP8094482 A JP 8094482A JP S58197877 A JPS58197877 A JP S58197877A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
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- 229910000831 Steel Inorganic materials 0.000 claims 1
- 239000010959 steel Substances 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバイポーラ型の半導体集積回路に関するもので
ある。
ある。
第１図はペースとコレクタ間にショットキーをクランプ
したバイポーラ型ＮＰＮトランジスターの典型的なもの
である。こうしたトランジスターはコレクタとベースと
エミッタが別の７オトレジストエ程さらにベースとショ
ットキーのコンタクト部が別のフォトレジスト工程に依
って作られる。
したバイポーラ型ＮＰＮトランジスターの典型的なもの
である。こうしたトランジスターはコレクタとベースと
エミッタが別の７オトレジストエ程さらにベースとショ
ットキーのコンタクト部が別のフォトレジスト工程に依
って作られる。
従って各工程間に２〜３μの設計上のマージンを必要と
する。従ってコレクタとエミッタ電極間さらにはエミッ
タとベースｔａ間に相当の間隔を必要とする。この為ト
ランジスターのコレクタ、エミッタ、ペースと並んだ並
行な方向（以下タテ方向と呼ぶ）の集積度を向上させる
事が出来ない。またこの事がコレクタ、エミッタ間抵抗
（以下Ｒｓ。
する。従ってコレクタとエミッタ電極間さらにはエミッ
タとベースｔａ間に相当の間隔を必要とする。この為ト
ランジスターのコレクタ、エミッタ、ペースと並んだ並
行な方向（以下タテ方向と呼ぶ）の集積度を向上させる
事が出来ない。またこの事がコレクタ、エミッタ間抵抗
（以下Ｒｓ。
と呼ぶ）を下げる事の障害にもなる為にトランジスター
のコレクタ、エミッタ、ベースと並んだ直角方向（以下
横方向と呼ぶ）の集積度を向上させる事も出来ない。必
然的にトランジスターのベース、コレクタ間の容重等の
寄生谷菫も減少さす事が出来ない為に高スピード化ある
いはローパワー化にとって大きな障害になる。
のコレクタ、エミッタ、ベースと並んだ直角方向（以下
横方向と呼ぶ）の集積度を向上させる事も出来ない。必
然的にトランジスターのベース、コレクタ間の容重等の
寄生谷菫も減少さす事が出来ない為に高スピード化ある
いはローパワー化にとって大きな障害になる。
本発明の目的はコレクタ、エミッタ、ペース等の各電極
間の間隔を小さくしてトランジスターのタテ方向の集積
度を向上させこのことに依ってトランジスターのＲｓｏ
等の寄生抵抗を減小させトランジスタの横方向の集積度
をも向上させ高集積度高性能のバイポーラ型集積回路を
実現する事にある。
間の間隔を小さくしてトランジスターのタテ方向の集積
度を向上させこのことに依ってトランジスターのＲｓｏ
等の寄生抵抗を減小させトランジスタの横方向の集積度
をも向上させ高集積度高性能のバイポーラ型集積回路を
実現する事にある。
前記目的を達成する為の本発明の基本的槽数は。
第１導電型の半導体基体と第２導電型のコレクタ領域（
コレクタ領域は複数の濃度領域よシ欣る嶋合もある。）
と、誘電体で囲まれた同一の窓より形成された第１導電
型のペース及び第２４％型のエミッタ領域と、エミッタ
コンタクトとベースコンタクトとの間のシリコン表面に
形成された＃ｓ誘電体、との誘電体直下に前記の第１導
電型ベース領域に接触する様に形成されたｗＪｌ導電型
の頭載を具備している。この誘電体直下の第１導電型憤
域ハ、ベースシ、、トキーのコンタクトＫＭ端する場合
、ペースオーミックコンタクトの為の第１導電型領域に
終湯する場合等がある。
コレクタ領域は複数の濃度領域よシ欣る嶋合もある。）
と、誘電体で囲まれた同一の窓より形成された第１導電
型のペース及び第２４％型のエミッタ領域と、エミッタ
コンタクトとベースコンタクトとの間のシリコン表面に
形成された＃ｓ誘電体、との誘電体直下に前記の第１導
電型ベース領域に接触する様に形成されたｗＪｌ導電型
の頭載を具備している。この誘電体直下の第１導電型憤
域ハ、ベースシ、、トキーのコンタクトＫＭ端する場合
、ペースオーミックコンタクトの為の第１導電型領域に
終湯する場合等がある。
以下本発明の一実施例を第１図と同じくアイソプレーナ
を用いたＮＰＮシ、ットキークランプトランジスターに
ついて図面を用いて説明する。第２図（ａｔに示す様Ｋ
Ｐ型の半導体基体１にｎ 型埋込領域２を形成しこの上
にｎＭのエピタキシャル層３を形成しチッ化１１！４１
３を利用してボロンのイオン注入とシリコン層の選択的
除去と選択酸化を行って厚い酸化ａ４とＰ型チャンネル
ストツノ々−５を形成する。次に第２図（ｂｌに示す様
にテラ化膜１３を選択的に除去した後にレジスト１４を
全面に形成する。次に第２図ｆｃｌに示す様にレジスト
１４を選択的に除去してレジス）１４とチッ化１３の窟
よりボロンをイオン注入してＰ型領域１５を形成する。
を用いたＮＰＮシ、ットキークランプトランジスターに
ついて図面を用いて説明する。第２図（ａｔに示す様Ｋ
Ｐ型の半導体基体１にｎ 型埋込領域２を形成しこの上
にｎＭのエピタキシャル層３を形成しチッ化１１！４１
３を利用してボロンのイオン注入とシリコン層の選択的
除去と選択酸化を行って厚い酸化ａ４とＰ型チャンネル
ストツノ々−５を形成する。次に第２図（ｂｌに示す様
にテラ化膜１３を選択的に除去した後にレジスト１４を
全面に形成する。次に第２図ｆｃｌに示す様にレジスト
１４を選択的に除去してレジス）１４とチッ化１３の窟
よりボロンをイオン注入してＰ型領域１５を形成する。
次に第２図（ｄ）に示す様にレジスト１４を除去した後
テラ化膜１３を利用して選択酸化して酸化１１１１６を
形成する。次に第２図（ｅｌ Ｋ示す様にテラ化膜１３
を選択的に除去してｎ型のリン拡散 ｉ領域６を
形成する。この時リンの方がボロンよりも拡散係数が大
きい為に６のコレクタ領域は深く１５のＰ型領域はそれ
根深くはならない。次に第２図（ｆｌに示す様にレジス
）１４を形成した後にこれを選択的に除去する０次に第
２図（ｇｌＫ示す様にレジスト１４をマスクにテラ化膜
１３を選択的に除去し、この除去した窓よりボロン及び
ヒ素をイオン注入してペース領域７及びエミッタ領域８
を形成する０次に第２図（ｈ）に示す様にレジス）１４
及びテラ化膜１３を除去する０次に第２図（ｉｔに示ス
様にコレクタ、エミッタペースとショットキーの各コン
タクト部に９の白金シリサイド層を形成する。次に第２
図ＤＪに示す様に１１のＴ ｉ−Ｗ層と１２のアルミ層
を形成して完成する。
テラ化膜１３を利用して選択酸化して酸化１１１１６を
形成する。次に第２図（ｅｌ Ｋ示す様にテラ化膜１３
を選択的に除去してｎ型のリン拡散 ｉ領域６を
形成する。この時リンの方がボロンよりも拡散係数が大
きい為に６のコレクタ領域は深く１５のＰ型領域はそれ
根深くはならない。次に第２図（ｆｌに示す様にレジス
）１４を形成した後にこれを選択的に除去する０次に第
２図（ｇｌＫ示す様にレジスト１４をマスクにテラ化膜
１３を選択的に除去し、この除去した窓よりボロン及び
ヒ素をイオン注入してペース領域７及びエミッタ領域８
を形成する０次に第２図（ｈ）に示す様にレジス）１４
及びテラ化膜１３を除去する０次に第２図（ｉｔに示ス
様にコレクタ、エミッタペースとショットキーの各コン
タクト部に９の白金シリサイド層を形成する。次に第２
図ＤＪに示す様に１１のＴ ｉ−Ｗ層と１２のアルミ層
を形成して完成する。
以下本発明の効果を示す。
実施例からも明らかな様にペースとエミッタを同−窓よ
り形成し、ｔた選択酸化腰下の拡散′ｗＡ域第２図（ａ
ｔ〜（ｊ）の１５を利用している為にノ（ターンニング
ｌ工程の精度を±２μとした時にペースとエミ、り及び
エミッタとコレクタの谷コンタクト間を４μｖ４Ｋにす
る事が出来る。これは第１図の場合の３以下である。従
ってトランジスターのタテ方向を短く出来る為トランジ
スタのＲｓｏ及びショットキーの直列抵抗も下げる事が
出来る。このことは同一能力のトランジスターをトラン
ジスターのタテ方向も横方向も小さい形状で出来る事な
意味する。
り形成し、ｔた選択酸化腰下の拡散′ｗＡ域第２図（ａ
ｔ〜（ｊ）の１５を利用している為にノ（ターンニング
ｌ工程の精度を±２μとした時にペースとエミ、り及び
エミッタとコレクタの谷コンタクト間を４μｖ４Ｋにす
る事が出来る。これは第１図の場合の３以下である。従
ってトランジスターのタテ方向を短く出来る為トランジ
スタのＲｓｏ及びショットキーの直列抵抗も下げる事が
出来る。このことは同一能力のトランジスターをトラン
ジスターのタテ方向も横方向も小さい形状で出来る事な
意味する。
第１図はペース、コレクタ間にショットキーをクランプ
したｎｐｎ ）ランシスターの断面図を示す。いわゆる
アイソプレーナが使用され、電極部には白金シリサイド
、配線にはアルミとアルミの侵入を防止する為のＴｉ−
Ｗが使用されている。 第２図（ａｌ〜第２図（ｊ）は本発明に依る実施例で第
１図の場合と同様ｎｐｎシ、ットキークランプトランジ
スターのアイソブレーナ絶縁分離、白金シリサイド電Ｂ
、Ｔｉ−ＷとＭ配線のものを実現する手順を示す断面図
である。 冑、凶において、１・ ・・Ｐ型牛導体基体、２・・・
−・・ｎ＋型型埋領領域３・・・−・・ｎ型エピ領域、
４・・・・・・酸化膜、５・・・・・・Ｐ型チャンネル
ストツノく−１６・・・・・１型コレクタ領域、７・・
・・・Ｐ型ベース領域。 ８０９１１．ｎ十型エミッタ領域、９・・・・白金シリ
サイド、１０・・・・・・酸化膜、１１・・・・・Ｔｉ
−Ｗ層、３２・・・アルミ領域、１３・・・・・・チッ
化Ｔｈｓ １４・・・・フォトレジスト、１５・・・・
・・Ｐ型領域、１６・・・・・・峡化験。 ＃−２図 （Ｃ） 第２ 閉（ｅ） 拳 ２ ＴＩ （ｆン ′ 第２図（ｈ）′ ｌ 第２図（ｉ） ／ 第２ 閉＜ｊ＞ 〒
したｎｐｎ ）ランシスターの断面図を示す。いわゆる
アイソプレーナが使用され、電極部には白金シリサイド
、配線にはアルミとアルミの侵入を防止する為のＴｉ−
Ｗが使用されている。 第２図（ａｌ〜第２図（ｊ）は本発明に依る実施例で第
１図の場合と同様ｎｐｎシ、ットキークランプトランジ
スターのアイソブレーナ絶縁分離、白金シリサイド電Ｂ
、Ｔｉ−ＷとＭ配線のものを実現する手順を示す断面図
である。 冑、凶において、１・ ・・Ｐ型牛導体基体、２・・・
−・・ｎ＋型型埋領領域３・・・−・・ｎ型エピ領域、
４・・・・・・酸化膜、５・・・・・・Ｐ型チャンネル
ストツノく−１６・・・・・１型コレクタ領域、７・・
・・・Ｐ型ベース領域。 ８０９１１．ｎ十型エミッタ領域、９・・・・白金シリ
サイド、１０・・・・・・酸化膜、１１・・・・・Ｔｉ
−Ｗ層、３２・・・アルミ領域、１３・・・・・・チッ
化Ｔｈｓ １４・・・・フォトレジスト、１５・・・・
・・Ｐ型領域、１６・・・・・・峡化験。 ＃−２図 （Ｃ） 第２ 閉（ｅ） 拳 ２ ＴＩ （ｆン ′ 第２図（ｈ）′ ｌ 第２図（ｉ） ／ 第２ 閉＜ｊ＞ 〒
Claims (1)
- 第１導電型の半導体基体と、第２導電型のコレクタ領域
と、同一の窓よりシリコン領域に形成された第１導電型
ベース及び第２導電型エミツタ鋼域と、エミッタコンタ
クトとベースコンタクトあるいはペースショットキーコ
ンタクトとの間のシリコン表面に形成された誘電体と、
該エミッタコンタクトとベースコンタクト間の誘電体直
下に該第１導電型のペース領域に接触する様に形成され
た第１４電型の領域とを具備する事を特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080944A JPS58197877A (ja) | 1982-05-14 | 1982-05-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080944A JPS58197877A (ja) | 1982-05-14 | 1982-05-14 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197877A true JPS58197877A (ja) | 1983-11-17 |
| JPH0247854B2 JPH0247854B2 (ja) | 1990-10-23 |
Family
ID=13732596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080944A Granted JPS58197877A (ja) | 1982-05-14 | 1982-05-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037775A (ja) * | 1983-07-05 | 1985-02-27 | フエアチアイルド カメラ アンド インストルメント コーポレーシヨン | 集積回路構成体の製造方法 |
| JPS60226163A (ja) * | 1984-04-17 | 1985-11-11 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | シヨツトキ−バイポ−ラトランジスタを有するｃｍｏｓ構造を製造する方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157258A (en) * | 1979-05-25 | 1980-12-06 | Raytheon Co | Semiconductor device and method of fabricating same |
-
1982
- 1982-05-14 JP JP57080944A patent/JPS58197877A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157258A (en) * | 1979-05-25 | 1980-12-06 | Raytheon Co | Semiconductor device and method of fabricating same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037775A (ja) * | 1983-07-05 | 1985-02-27 | フエアチアイルド カメラ アンド インストルメント コーポレーシヨン | 集積回路構成体の製造方法 |
| JPS60226163A (ja) * | 1984-04-17 | 1985-11-11 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | シヨツトキ−バイポ−ラトランジスタを有するｃｍｏｓ構造を製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0247854B2 (ja) | 1990-10-23 |
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