JPH0243606A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0243606A JPH0243606A JP63195030A JP19503088A JPH0243606A JP H0243606 A JPH0243606 A JP H0243606A JP 63195030 A JP63195030 A JP 63195030A JP 19503088 A JP19503088 A JP 19503088A JP H0243606 A JPH0243606 A JP H0243606A
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- Japan
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- mos transistor
- gate
- voltage
- semiconductor integrated
- integrated circuit
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 238000005265 energy consumption Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は製造プロセスの変動や外部電源の変動に影響さ
れにくい電圧発生回路を備えた半導体集積回路装置に関
するものである。
れにくい電圧発生回路を備えた半導体集積回路装置に関
するものである。
従来の技術
近年、大容量ダイナミックＲＡＭなどにおいて、素子の
微細化、低消費電力化などのために、外部からの電圧を
半導体内部に形成した降圧回路を用いて降圧した電位を
利用する方式がとられているが、この場合、低消費電流
で、製造プロセスの変動を受けに＜＜、また外部電源の
変動に影響されにくく、しかも高集積化の可能な回路が
求められている。
微細化、低消費電力化などのために、外部からの電圧を
半導体内部に形成した降圧回路を用いて降圧した電位を
利用する方式がとられているが、この場合、低消費電流
で、製造プロセスの変動を受けに＜＜、また外部電源の
変動に影響されにくく、しかも高集積化の可能な回路が
求められている。
以下、第２図、第３図を参照しながら、半導体集積回路
装置内に組込まれる従来の電圧発生回路について説明す
る。
装置内に組込まれる従来の電圧発生回路について説明す
る。
第２図は従来の電圧発生回路の一例を示す回路図である
。第２図において、ＶＯＯは正電位の電源あるいはその
電源電圧、ＶＳＳは電位Ｏｖの電源、Ｒ１は電源ＶＤＤ
と出力端０との間に挿入された抵抗、Ｒ２は出力端Ｏと
電源ＶＳＳとの間に挿入された抵抗である。
。第２図において、ＶＯＯは正電位の電源あるいはその
電源電圧、ＶＳＳは電位Ｏｖの電源、Ｒ１は電源ＶＤＤ
と出力端０との間に挿入された抵抗、Ｒ２は出力端Ｏと
電源ＶＳＳとの間に挿入された抵抗である。
以上のように構成された電圧発生回路においては、電源
が投入されるとＲ２／ （Ｒ１＋Ｒ２） ＸＶＤＤの電
圧が出力端○から発生される。
が投入されるとＲ２／ （Ｒ１＋Ｒ２） ＸＶＤＤの電
圧が出力端○から発生される。
第３図は別の従・来の電圧発生回路の一例を示す回路図
である。第３図においてＱｌは電源ｖＤＤと出力端Ｏと
の間に挿入されたＭＯＳ ）ランジスタ、Ｑ２は出力端
Ｏと電源ＶＳＳとの間に挿入されたＭＯＳトランジスタ
である。
である。第３図においてＱｌは電源ｖＤＤと出力端Ｏと
の間に挿入されたＭＯＳ ）ランジスタ、Ｑ２は出力端
Ｏと電源ＶＳＳとの間に挿入されたＭＯＳトランジスタ
である。
以上のように構成された電圧発生回路において、以下そ
の動作を説明する。
の動作を説明する。
電源が投入されると、ＭＯＳトランジスタＱ１の抵抗値
をＲ３、ＭＯＳ トランジスタＱ２の抵抗値をＲ４とす
ると、出力端Ｏは（Ｒ３＋Ｒ４）／Ｒ４ＸＶＤＤの電位
を出力する。
をＲ３、ＭＯＳ トランジスタＱ２の抵抗値をＲ４とす
ると、出力端Ｏは（Ｒ３＋Ｒ４）／Ｒ４ＸＶＤＤの電位
を出力する。
発明が解決しようとする課題
第２図の場合、回路の消費電力を小さ（しようとすると
、抵抗Ｒ１の値を大きくしなければならないが、抵抗Ｒ
１の値を大きくするためには半導体基板上に抵抗を作る
のに広い面積を必要とするため、集積回路の微細化とい
う点において不利である。
、抵抗Ｒ１の値を大きくしなければならないが、抵抗Ｒ
１の値を大きくするためには半導体基板上に抵抗を作る
のに広い面積を必要とするため、集積回路の微細化とい
う点において不利である。
また第３図のように、ＭＯＳ）ランジスタの抵抗値を利
用した場合、回路の微細化という面においては、第２図
の構成に比べて優れているが、製造プロセスの変動によ
り各ＭＯＳトランジスタＱ＋ 、Ｑ２の抵抗値が変化
し、予定していた定電圧を発生できなくなるという欠点
を有していた。
用した場合、回路の微細化という面においては、第２図
の構成に比べて優れているが、製造プロセスの変動によ
り各ＭＯＳトランジスタＱ＋ 、Ｑ２の抵抗値が変化
し、予定していた定電圧を発生できなくなるという欠点
を有していた。
さらに第２図、第３図のいずれの回路も、抵抗の比によ
り外部電源を分割し定電圧を発生するという回路である
ため、外部電源が変動すると、発生する定電圧も変化し
てしまうという欠点を有していた。
り外部電源を分割し定電圧を発生するという回路である
ため、外部電源が変動すると、発生する定電圧も変化し
てしまうという欠点を有していた。
本発明は、上記従来の問題点を解決するもので、低消費
電力で発生電圧が製造プロセスの変動を受けに＜＜、か
つ、外部電源の変動も受けに（く、しかも半導体基板上
に占める面積が小さい電圧発生回路を備えた半導体集積
回路装置を提供するものである。
電力で発生電圧が製造プロセスの変動を受けに＜＜、か
つ、外部電源の変動も受けに（く、しかも半導体基板上
に占める面積が小さい電圧発生回路を備えた半導体集積
回路装置を提供するものである。
課題を解決するための手段
本発明は前記問題点を解決するために、ドレインを第１
の電源に、ソースを出力端に接続した第１のＭＯＳ）ラ
ンジスタと、ゲートとドレインを共通接続し、そのドレ
インを前記出力端に接続した第２のＭＯＳトランジスタ
と、ソースを第２の電源に、ドレインを前記第２のＭＯ
Ｓトランジスタのソースに接続した第３のＭＯＳトラン
ジスタとからなる電圧発生回路を備えた半導体集積回路
装置である。
の電源に、ソースを出力端に接続した第１のＭＯＳ）ラ
ンジスタと、ゲートとドレインを共通接続し、そのドレ
インを前記出力端に接続した第２のＭＯＳトランジスタ
と、ソースを第２の電源に、ドレインを前記第２のＭＯ
Ｓトランジスタのソースに接続した第３のＭＯＳトラン
ジスタとからなる電圧発生回路を備えた半導体集積回路
装置である。
作用
本発明によれば、電圧発生回路の出力端より出力される
電圧は、第２のＭＯＳトランジスタのゲート長さ及びゲ
ート幅を太き（設計しておくことによりそのしきい値電
圧によってほとんど制御されるため、出力端の電圧は、
製造プロセスの変動、外部電源の変動による影響を受け
にくくなる。また本発明においては、ＭＯＳトランジス
タの抵抗値を用いて降圧電圧を発生するため、半導体基
板上に占める面積を小さくできると共に、第１のＭＯＳ
）ランジスタの抵抗値を太き（することにより低消費
電力化も可能となる。
電圧は、第２のＭＯＳトランジスタのゲート長さ及びゲ
ート幅を太き（設計しておくことによりそのしきい値電
圧によってほとんど制御されるため、出力端の電圧は、
製造プロセスの変動、外部電源の変動による影響を受け
にくくなる。また本発明においては、ＭＯＳトランジス
タの抵抗値を用いて降圧電圧を発生するため、半導体基
板上に占める面積を小さくできると共に、第１のＭＯＳ
）ランジスタの抵抗値を太き（することにより低消費
電力化も可能となる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例である。第１図に
おいて、ＶＤＤは正電位の電源、ＶＳＳは電位がＯｖの
電源、Ｑ３はゲートが電源ＶＳＳに接続され、ドレイン
とソースがそれぞれ電源ＶＯＯと出力端○に接続された
ｎチャンネルＭＯＳトランジスタ、Ｑ４はドレインとソ
ースがそれぞれ出力端Ｏと接続点Ａに接続され、ソース
とゲートが共通接続されたｎチャンネルＭＯＳトランジ
スタ、Ｑｓはゲートが電源ｖＤＤに接続され、ソースと
ドレインがそれぞれ接続点Ａと電源ＶＳＳに接続された
ｎチャンネルＭＯＳトランジスタである。なお、ＭＯＳ
トランジスタＱ５の電流駆動能力はＭＯＳトランジスタ
Ｑ３の電流駆動能力より大きく、ＭＯＳトランジスタＱ
４の電流駆動能力はＭＯＳトランジスタＱ５の電流駆動
能力より更に大きくなるように設計されている。
説明する。第１図は本発明の一実施例である。第１図に
おいて、ＶＤＤは正電位の電源、ＶＳＳは電位がＯｖの
電源、Ｑ３はゲートが電源ＶＳＳに接続され、ドレイン
とソースがそれぞれ電源ＶＯＯと出力端○に接続された
ｎチャンネルＭＯＳトランジスタ、Ｑ４はドレインとソ
ースがそれぞれ出力端Ｏと接続点Ａに接続され、ソース
とゲートが共通接続されたｎチャンネルＭＯＳトランジ
スタ、Ｑｓはゲートが電源ｖＤＤに接続され、ソースと
ドレインがそれぞれ接続点Ａと電源ＶＳＳに接続された
ｎチャンネルＭＯＳトランジスタである。なお、ＭＯＳ
トランジスタＱ５の電流駆動能力はＭＯＳトランジスタ
Ｑ３の電流駆動能力より大きく、ＭＯＳトランジスタＱ
４の電流駆動能力はＭＯＳトランジスタＱ５の電流駆動
能力より更に大きくなるように設計されている。
以上のように構成された本実施例について以下その動作
を説明する。
を説明する。
ＭＯＳトランジスタＱ３ 、Ｑ４及びＱｓはゲート電極
とソース電極との電位差が各ＭＯ８）ランジスタＱ３
、Ｑ４及びＱｓのしきい値電圧ｖｔｈ以上になると導通
状態になる。そして、ＭＯＳトランジスタＱ４の導通状
態での抵抗値は十分に小さな値にしであるため、出力端
０と接続点Ａとの電位差は、ｐチャンネルＭＯＳトラン
ジスタＱ４のしきい値電圧Ｖｔｈ４ となる。またｐチ
ャンネルＭＯＳトランジスタロ３の抵抗値をＲ３０゜ｎ
チャンネルＭＯＳトランジスタロ５の抵抗値をＲ５０と
すると、出力端ＯはＲｓｏ／ （Ｒ３０＋ Ｒ５０）×
（ｖＤＤ−Ｖｔｈ４）＋Ｖｔｈ４という定電圧を発生す
る。なお、抵抗値Ｒｓｏは抵抗値Ｒ３０に対して十分に
小さく、また、発生される定電圧はＶ ｔｈ４より少し
大きくなるように設計されている。
とソース電極との電位差が各ＭＯ８）ランジスタＱ３
、Ｑ４及びＱｓのしきい値電圧ｖｔｈ以上になると導通
状態になる。そして、ＭＯＳトランジスタＱ４の導通状
態での抵抗値は十分に小さな値にしであるため、出力端
０と接続点Ａとの電位差は、ｐチャンネルＭＯＳトラン
ジスタＱ４のしきい値電圧Ｖｔｈ４ となる。またｐチ
ャンネルＭＯＳトランジスタロ３の抵抗値をＲ３０゜ｎ
チャンネルＭＯＳトランジスタロ５の抵抗値をＲ５０と
すると、出力端ＯはＲｓｏ／ （Ｒ３０＋ Ｒ５０）×
（ｖＤＤ−Ｖｔｈ４）＋Ｖｔｈ４という定電圧を発生す
る。なお、抵抗値Ｒｓｏは抵抗値Ｒ３０に対して十分に
小さく、また、発生される定電圧はＶ ｔｈ４より少し
大きくなるように設計されている。
ｐチャンネルＭＯＳトランジスタＱ４のゲート長さとゲ
ート幅は、他のＭＯＳトランジスタＱ３Ｑ５のゲート長
さ、ゲート幅に比べて十分太き（設計しであるため、製
造プロセスの変動を受けに（＜、そのしきい値電圧Ｖｔ
ｈ４は非常に安定している。そのため、製造プロセスの
変動によりＭＯＳトランジスタＱ３．Ｑｓの抵抗値が変
動しても出力端０の電位の変動は少ない。またＭＯＳト
ランジスタＱ４のしきい値電圧Ｖｔｈ４は電圧依存性が
ないので、出力端Ｏの電位は電源ＶＤＤの変動による影
響をうけにくい。
ート幅は、他のＭＯＳトランジスタＱ３Ｑ５のゲート長
さ、ゲート幅に比べて十分太き（設計しであるため、製
造プロセスの変動を受けに（＜、そのしきい値電圧Ｖｔ
ｈ４は非常に安定している。そのため、製造プロセスの
変動によりＭＯＳトランジスタＱ３．Ｑｓの抵抗値が変
動しても出力端０の電位の変動は少ない。またＭＯＳト
ランジスタＱ４のしきい値電圧Ｖｔｈ４は電圧依存性が
ないので、出力端Ｏの電位は電源ＶＤＤの変動による影
響をうけにくい。
又、本実施例においては、ＭＯＳトランジスタの抵抗値
を用いているため、この回路を半導体集積回路化した場
合にも半導体基板上に占める面積を小さくでき、またＭ
ＯＳ）−ランジスタＱ３の抵抗値を大きく設計しである
ため、消費電流は少ない。
を用いているため、この回路を半導体集積回路化した場
合にも半導体基板上に占める面積を小さくでき、またＭ
ＯＳ）−ランジスタＱ３の抵抗値を大きく設計しである
ため、消費電流は少ない。
尚、上記実施例の説明では、ＭＯＳトランジスタＱ３
、Ｑ４は単数であったが、それぞれのＭＯＳトランジス
タは、縦列に配線された複数のＭＯＳトランジスタによ
り形成されていてもよいことは言うまでもない。
、Ｑ４は単数であったが、それぞれのＭＯＳトランジス
タは、縦列に配線された複数のＭＯＳトランジスタによ
り形成されていてもよいことは言うまでもない。
発明の効果
本発明はドレインを第１の電源に、ソースを出力端に接
続した第１のＭＯＳトランジスタと、ゲートとドレイン
を共通接続しかつそのドレインを出力端に接続した第２
のＭＯＳトランジスタと、ソースを第２の電源に、ドレ
インを第２のＭＯＳトランジスタのソースに接続した第
３のＭＯＳ ）ランジスタとで電圧発生回路を構成して
いるため、低消費電力で、発生電圧が製造プロセスの変
動を受けに＜＜、かつ、外部電源の変動も受けにくく、
しかも半導体集積回路化した場合半導体基板上に占める
面積が小さな定電圧発生回路を有する半導体集積回路装
置を実現できるものである。
続した第１のＭＯＳトランジスタと、ゲートとドレイン
を共通接続しかつそのドレインを出力端に接続した第２
のＭＯＳトランジスタと、ソースを第２の電源に、ドレ
インを第２のＭＯＳトランジスタのソースに接続した第
３のＭＯＳ ）ランジスタとで電圧発生回路を構成して
いるため、低消費電力で、発生電圧が製造プロセスの変
動を受けに＜＜、かつ、外部電源の変動も受けにくく、
しかも半導体集積回路化した場合半導体基板上に占める
面積が小さな定電圧発生回路を有する半導体集積回路装
置を実現できるものである。
第１図は本発明の一実施例の回路図、第２図。
第３図はそれぞれ従来の電圧発生回路の回路図である。
ｖＤＤ・・・・・・正電位の電源、ＶＳＳ・・・・・・
電位がＯｖの電源、Ｒ＋ 、Ｒ２・・・・・・抵抗、
Ｑ＋ 、Ｑ２ 、Ｑ３Ｑ４ 、Ｑｓ・・・・・・ＭＯ
Ｓ）ランジスタ。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 第 図 第 図
電位がＯｖの電源、Ｒ＋ 、Ｒ２・・・・・・抵抗、
Ｑ＋ 、Ｑ２ 、Ｑ３Ｑ４ 、Ｑｓ・・・・・・ＭＯ
Ｓ）ランジスタ。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 第 図 第 図
Claims (4)
- （１）ドレインを第１の電源に、ソースを出力端に接続
した第１のＭＯＳトランジスタと、ゲートとドレインを
共通接続し同ドレインを出力端に接続した第２のＭＯＳ
トランジスタと、ソースを第２の電源に、ドレインを前
記第２のＭＯＳトランジスタのソースに接続し、ゲート
を前記第１の電源に接線した第３のＭＯＳトランジスタ
とからなる電圧発生回路を備えたことを特徴とする半導
体集積回路装置。 - （２）第３のＭＯＳトランジスタの電流駆動能力が第１
のＭＯＳトランジスタの電流駆動能力より大きく、第２
のＭＯＳトランジスタの電流駆動能力が、前記第３のＭ
ＯＳトランジスタの電流駆動能力よりも大きいことを特
徴とする請求項１に記載の半導体集積回路装置。 - （３）ソースとゲートを共通接続した第２のＭＯＳトラ
ンジスタのゲート長さ及びゲート幅を第１、第３のＭＯ
Ｓトランジスタのゲート長さ及びゲート幅に比べて十分
大きくしたことを特徴とする請求項１または２に記載の
半導体集積回路装置。 - （４）第１のＭＯＳトランジスタ又は第３のＭＯＳトラ
ンジスタ、あるいはその両方のＭＯＳトランジスタが、
それぞれ縦列接続された複数のＭＯＳトランジスタによ
り形成されていることを特徴とする請求項１、２または
３に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195030A JPH0243606A (ja) | 1988-08-04 | 1988-08-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195030A JPH0243606A (ja) | 1988-08-04 | 1988-08-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0243606A true JPH0243606A (ja) | 1990-02-14 |
Family
ID=16334367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195030A Pending JPH0243606A (ja) | 1988-08-04 | 1988-08-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0243606A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102495655A (zh) * | 2011-12-06 | 2012-06-13 | 四川和芯微电子股份有限公司 | 阈值电压产生电路及方法 |
-
1988
- 1988-08-04 JP JP63195030A patent/JPH0243606A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102495655A (zh) * | 2011-12-06 | 2012-06-13 | 四川和芯微电子股份有限公司 | 阈值电压产生电路及方法 |
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