JPH0243621A - エラスティックストア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 ■、実施例と第１図との対応関係 ■、実施例の構成 （ｉ）ＢＳの構成 （ｉｉ）書込制御回路の詳細構成 （ｉｉｉ）続出制御回路の詳細構成 ■、実施例の動作 （ｉ）入力データが１ビツトの場合 （ｉｉ　）入力データが２ビツトの場合（ｉｉ）入力デ
ータが４ビツトの場合 ■、実施例を適用したメモリシステム （ｉ）容量２０４８ワードのメモリシステム （ｉ）容量１０２４ワードのメモリシステ■、実施例の
まとめ ■１発明の変形態様 発明の効果 〔概　要〕 エラスティックストアに関し、 複数のエラスティックストアを用いてメモリシステムを
構成する際の外部回路を簡単にすることを目的とし、 同一格納アドレスを有し、ビット単位のデータの記憶を
行なう複数の格納手段と、所定ビット数の人力データが
導入され、人力データの構成ビット数に関する制御情報
に基づいて複数の格納手段に対する書き込み動作をそれ
ぞれ独立に制御する書き込み制御手段と、制御情報に基
づいて複数の格納手段に対する読み出し動作をそれぞれ
独立に制御する読み出し制御手段とを具えるように構成
する。

〔産業上の利用分野〕

本発明は、データの速度変換に用いられるエラスティッ
クストアに関し、特に、メモリのワード構成を可変とす
るようにしたエラスティックストアに関するものである
。

〔従来の技術〕

エラスチックストア（ＥＳ）を用いた速度変換処理は、
入力データをその同期信号（外部クロック）に同期して
ＥＳに書き込み、このＥＳに格納されたデータをマスタ
クロツタに同期して読み出すことによって行なわれる。

第４図は、従来のエラスティックストアの構成図である
。

４つのメモリセルアレイ４０２ａ、４０２ｂ。

４０２ｃ、４０２ｄは、それぞれ５１２ビツトの容量を
持っており、全体として４ビツト×５１２ワードの容量
を持っている。

書込アドレス指定部４０３によってライトクロックに基
づいて書込アドレスを生成し、入力デークラッチ４０１
ａ、４０１ｂ、４０１ｃ、４０１ｄに入力された各１ビ
ツトのデータ（データＡ〜Ｄ）をそれぞれ該当する格納
領域に格納する。

一方、続出アドレス指定部４０４によってリードクロッ
クに基づいて続出アドレスを生成し、メモリセルアレイ
４０２ａ−ｄの該当する格納領域からそれぞれ１ビツト
のデータを読み出して、出力データラッチ４０５ａ、４
０５ｂ、４０Ｆｙｃ。

４０５ｄに一時保持し、４ビツトのデータとして出力す
る。

上述のような４ビツト×５１２ワードの容量を持つＥＳ
は、■チップの大規模集積回路（ＬＳＩ）になっている
。このＥＳを用いて４ビツト×２０４８ワードの容量の
メモリシステムを構成すると第５図のようになる。

書込制御回路５０２は、チップセレクト信号を出力して
、例えば４つのＥＳ５０１ａ、５０１ｂ。

５０１ｃ、５０１ｄを順番に選択し、ライトクロツタに
基づいて入力データの書き込みを行なう。

続出制御回路５０３は、同様に出力イネーブル信号を出
力して、例えばＥＳ５０１ａ−ｄを順に選択し、リード
クロックに基づいて読み出しを行なう。

セレクタ５０４は、出力イネーブル信号に基づいてＥＳ
５０１ａ−ｄからの出力を選択して４ビツトのデータと
して出力する。

〔発明が解決しようとする課題］ ところで、上述した従来方式にあっては、ＥＳを増設し
て、メモリシステムの容量を大きくする場合、複数のＥ
Ｓに対する書き込みおよび読み出しの制御を行なう必要
がある。

このため、チップセレクト信号、出力イネーブル信号を
生成する書込制御回路および読出し制御回路などの外部
回路が必要となり、回路が複雑になってしまうという問
題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、回路構成を簡単にするようにしたエラスティック
ストアを提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明のエラスティックストアの原理ブロッ
ク図である。

図において、複数の格納手段１１１は、同一格納アドレ
スを存し、ビット単位のデータの記憶を行なう。

書込制御手段１０１は、所定ビット数の入力データが導
入され、入力データの構成ビット数に関する制御情報に
基づいて、複数の格納手段１１１に対する書き込み動作
をそれぞれ独立に制御する。

続出制御手段１０２は、制御情報に基づいて、複数の格
納手段１１１に対する読み出し動作をそれぞれ独立に制
御する。

〔作　用〕

制御情報に基づいて、書込制御手段１０１は書き込みを
行なう格納手段１１１を選択し、選択した格納手段１１
１に入力データの各ビットを書き込む。

また、続出制御手段１０２は、同様に読み出しを行なう
格納手段１１１を選択し、選択した格納手段１１１から
それぞれ１ビツトのビット情報を読み出す。

本発明にあっては、入力データのビット構成に応じて複
数の格納領域１１１に対する書き込みおよび読み出し動
作を独立に制御する。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の実施例によるエラスティックストア
の構成を示す。

■、　　例と第１図との対応　係 ここで、本発明の実施例と第１図との対応関係を示して
おく。

書込制御手段１０１は、書込制御回路２１０に相当する
。

続出制御手段１０２は、続出制御回路２３０に相当する
。

格納手段１１１は、メモリセルアレイ２０４に相当する
。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

第２図において、実施例のＥＳは、それぞれ５１２個（
８Ｘ１６）のメモリセルを有するメモリセルアレイ２０
４ａ、２０４ｂ、２０４ｃ、２０４ｄと、メモリセルア
レイ２０４ａ−ｄへの書き込み動作を制御する書込制御
回路２１０と、メモリセルアレイ２０４ａ−ｄからの読
み出し動作を制御する続出制御回路２３０とで構成され
ている。

ＥＳは、入力データが供給される４つの入力端子■ＤＡ
＋　　’　ＤＩ＋　　Ｉ　ｌ、Ｃｒ　　Ｉ　Ｄｆｌと、
メモリセルから読み出したデータを出力する４つの出力
端子ＯＤＡ。

Ｏｎｍ、Ｏｏｃ、　　Ｏｏを有している。

また、制御入力端子Ｉ□、■、２には、ＥＳに入力され
るデータのビット数を示す制御信号Ｓ１゜Ｓ２が供給さ
れる。

また、ライトクロック端子（ＣＫｗ）には書き込み動作
の同期信号として入力データの同期信号（外部クロック
φ。）が供給され、またリードクロック端子（ＣＫｒ）
には読み出し動作の同期信号としてはマスタクロックφ
１が供給される。

メモリセルアレイ２０４ａ−ｄの各メモリセルは、Ｏ〜
１５の行アドレスとＯ〜７の列アドレスによって特定す
ることができ、メモリセルに対する書き込みおよび読み
出し動作は、この行アドレスと列アドレスとで特定され
るメモリセルに対応するデータラインを有効とすること
によって行なわれる。

ｉｉ′　　　　路の　細 書込制御回路２１０は、外部クロックφ。を分周する分
周回路２０６ｗと、分周回路２０６Ｗの出力に基づいて
行アドレスと列アドレスを生成するアドレス指定部２２
０ｗと、入力データを一時保持する４ビツトのラッチ２
０１と、列アドレスで示されたデータラインを有効とす
る列アドレスセレクタ２０３ａ、２０３ｂ、２０３ｃ、
２０３ｄと、入力されたデータのうち１つを選択するセ
レクタ２０２ｂ、２０２ｃ、２０２ｄと、ライトセレク
ト信号を出力して列アドレスセレクタ２０３ａｘｄの動
作を制御するメモリセル選択制御回路２０５ｗとで形成
されている。

ＥＳの入力端子Ｉ　ＦＩＡ＋　　Ｉ　Ｄｌ＋　　Ｉ　Ｉ
ＩＣ＋　　ｒ　ＤＤはそれぞれランチ２０１の入力端子
１ａ、Ｉｂ、Ｉｃ。

Ｉｄに接続されている。

ラッチ２０１の出力端子Ｏａは、セレクタ２０２ｂ、２
０２ｃ、２０２ｄの入力端子１ａと列アドレスセレクタ
２０３ａの入力端子に接続されている。また、ラッチ２
０１の出力端子ｏｂは、セレクタ２０２ｂ、２０２ｄの
入力端子１ｂに接続されており、ラッチ２０１の出力端
子Ｏｃは、セレクタ２０２ｃ、２０２ｄの入力端子１ｃ
に接続されている。また、ラッチ２０１の出力端子Ｏｄ
は、セレクタ２０２ｄの入力端子Ｉｄに接続されている
。

メモリセル選択制御回路２０５ｗは、列アドレスセレク
タ２０３ａ−ｄに対してそれぞれ各１ビツトのライトセ
レクト信号を出力し、これを列アドレスセレクタ２０３
ａ−ｄに供給する。

ここで、列アドレスセレクタ２０３ａ−ｄは、例えばこ
のライトセレクト信号が０”のときは動作せず、“１”
のときに動作するように構成されている。

書き込み動作の同期信号として入力された外部クロック
φ。は、メモリセル選択制御回路２０５Ｗと分周回路２
０６Ｗに供給されている。

アドレス指定部２２０は、分周回路２０６Ｗの出力に基
づいて行アドレスと列アドレスを生成するアドレスカウ
ンタ２２１と、行アドレスを一時保持する行アドレスラ
ッチ２２２と、列アドレスを一時保持する列アドレスラ
ッチ２２３と、行アドレスが示す行のデータラインを指
定する行デコーダ２２４と、列アドレスが示す列のデー
タラインを指定する列デコーダ２２５とで形成されてい
る。

ここで、行アドレスはメモリセルアレイ２０４ａ　−−
ｄに供給され、列アドレスは列アドレスセレクタ２０３
ａ−ｄに供給されている。

また、制御信号Ｓｔ、Ｓ２は、セレクタ２０２ｂ−ｄ、
メモリセル選択制御回路２０５ｗ、分周回路２０６Ｗに
それぞれ供給されている。

（ｊｉ）続出制御回路の詳細構成 続出制御Ｂ回路２３０は、上述した書込制御回路２１０
と同様に、マスタクロックφ１を分周する分周回路２０
６　ｒと、アドレス指定部２２０ｒと、列アドレスセレ
クタ２０７ａ、２０７ｂ、２０７ｃ、２０７ｄと、読み
出したデータを一時保持するラッチ２０９と、ラッチ２
０９の入力端子１ａ〜Ｉｄのどれかを選択して読み出し
データを入力するセレクタ２０８ｂ、２０８ｃ、２０８
ｄと、リードセレクト信号により列アドレスセレクタ２
０７　ａ−ｄを制御するメモリセル選択制御回路２０５
ｒとで形成されている。

ラッチ２０９の出力端子Ｏａ、Ｏｂ、Ｏｃ、Ｏｄは、Ｅ
Ｓの出力端子０ＤＡＩ　ＯＤＩ＋　０６ｃ、　０ｏＥｌ
に接続されている。

また、列アドレスセレクタ２０７ａの出力は直接ラッチ
２０９の入力端子１ａに接続されている。

また、セレクタ２０７ａ−ｄと分周回路２０６ｒおよび
メモリセル選択制御回路２０５ｒには制御信号Ｓｔ、３
２が入力されており、さらに、分周回路２０６ｒとメモ
リセル選択制御回路２０５ｒには、マスククロックφ１
が供給されている。

旦−ｍ４１作 ＥＳは、入力されるデータのビット数を示す制御信号３
１．３２に対応して、入力されたデータのビット数を１
ワードとした格納動作および読み出し動作を行なうもの
とする。

（ｉ）入　データが１ビツトである場合例えば、ＥＳの
４つの入力端子のうち入力端子ＩＯＡから１ビツトのシ
リアルデータが外部クロックφ。に同期して入力される
場合は、制御信号Ｓ１、Ｓ２をそれぞれ０”、“１”と
して入力データのビット数を示すものとする。

（ｉ−１）データの書き゛み動作 制御信号３１．３２に応じて、セレクタ２０２ｂ−ｄは
、ラッチ２０１の出力端子Ｏａからの出力を選択する。

このとき、ＥＳの入力端子ＩｎＡに入力されたデータａ
は、セレクタ２０２ｂ−ｄにより、列アドレスセレクタ
２０３ａ−ｄの全てに入力される。

また、分周回路２０６Ｗは、これらの制御信号に応じて
、外部クロックφ。を４分周してアドレス指定部に供給
する。これにより、アドレス指定部２２０ｗが指定する
メモリセルのアドレスは、外部クロックφ。の４周期ご
とに更新される。

メモリセル選択制御回路２０５Ｗは、制御信号３１、Ｓ
２に応じて、列アドレスセレクタ２０３ａ　−ｄのそれ
ぞれに対するライトセレクト信号を外部クロックφ。の
１周期ごとに順番に“１”とする。これにより、列アド
レスセレクタ２０３ａ〜ｄは、１つずつ順にデータライ
ンの選択動作を行ない、列アドレスで示されたデータラ
インを有効としてデータを出力する。

これにより、外部クロックφ。に同期して入力端子ｌＤ
Ａに供給された４ビツトのシリアルデータが、メモリセ
ルアレイ２０４ａ−ｄの同じアドレスで示される４つの
メモリセルに１ビツトずつ書き込まれる。

（ｉ−２）データの読み出し動作 上述のデータ書き込み動作と同様にして、分周回路２０
６ｒとアドレス指定部２２０ｒにより、読み出しを行な
うメモリセルのアドレスは、マスタクロックφ１の４周
期ごとに更新される。

メモリセル選択制御回路２０５ｒは同様に列アドレスセ
レクタ２０７ａ−ｄを制御し、これにより、マスタクロ
ックφ、に同期して、メモリセルアレイ２０４ａ−ｄか
ら順に１ビツトずつのビット情報が読み出される。

制御信号Ｓ１．Ｓ２に応じて、セレクタ２０８ｂ−ｄは
、おのおのラッチ２０９の入力端子１ａを選択し、対応
するメモリセルアレイから読み出されたビット情報をラ
ッチ２０９の入力端子１ａに人力する。

読み出されたデータは、ラッチ２０９の出力端子Ｏａに
接続されたＥＳの出力端子Ｏａから１ビツトのシリアル
データとして出力される。

このように、同じアドレスで示される４つのメモリセル
に１ビツトを１ワードとして合計４ワードのデータを書
き込み、読み出すように、メモリセルアレイ２０４ａ−
ｄを制御することにより、１ビツト×２０４８ワードの
容量を持つＥＳとして扱うことができる。

（ｉｉ　）入　データが２ビツトの場合例えば、外部ク
ロックφ。に同期して、ＥＳの４つの入力端子のうち入
力端子Ｉ□＋ＩＤＩからそれぞれ１ビツト（合計２ビツ
ト）のシリアルデータが入力される場合は、制御信号３
１．Ｓ２をそれぞれ“１゛°、“′０”として入力デー
タが２ビツトであることを示すものとする。

（ｉｉ　−１）データの　き゛み動作 制御信号Ｓｔ、Ｓ２・に応じて、セレクタ２０２ｂとセ
レクタ２０２ｄはラッチ２０１の出力端子Ｏｂから出力
されるデータｂを選択し、セレクタ２０２ｃはラッチ２
０１の出力端子Ｏａから出力されるデータａを選択する
。これにより、列アドレスセレクタ２０３ａ、２０３ｃ
にはデータａが入力され、列アドレスセレクタ２０３ｂ
、２（）３ｄにはデータｂが入力される。

また、分周回路２０６Ｗは制御信号Ｓｌ、３２に応じて
外部クロックφ。を２分周し、これにより、アドレス指
定部２２０ｗが指定するメモリセルのアドレスは、外部
クロックφ。の２周期ごとに更新される。

メモリセル選択制御回路２０５ｗは列アドレスセレクタ
２０３ａ、ｂに対するライトセレクト信号と列アドレス
セレクタ２０３ｃ、ｄに対するライトセレクト信号を外
部クロックφ。の１周期ごとに交互に“１”とすること
により、列アドレスセレクタ２０３ａ、２０３ｂと列ア
ドレスセレクタ２０３ｃ、２０３ｄが交互に動作するよ
うに制御する。

これにより、ラッチ２０１の入力端子Ｉａ、１ｂに入力
されたデータａ、データｂは、メモリセルアレイ２０４
ａ、ｂとメモリセルアレイ２０４ｃ、ｄに交互に書き込
まれる。

ｉｉ　−２）データの″み　し 上述のデータ書き込み動作と同様にして、分周回路２０
６ｒとアドレス指定部２２０ｒにより、読み出し動作を
行なうメモリセルのアドレスは、マスタクロックφ１の
２周期ごとに更新される。

また同様に、メモリセル選択制御回路２０５ｒはリード
セレクト信号により、列アドレスセレクタ２０７ａ、２
０７ｂ、２０７ｃ、２０７ｄを制御する。

これにより、マスタクロックφ１に同期して、メモリセ
ルアレイ２０４ａ、ｂとメモリセルアレイ２０４ｃ、ｄ
から交互にそれぞれ１ビツト（合計２ビツト）のデータ
が読み出される。

制御信号に応じて、セレクタ２０８ｂとセレクタ２０８
ｄはラッチ２０９の入力端子ｒｂを選択してデータを入
力し、セレクタ２０８Ｃはラッチ２０９の入力端子Ｉａ
を選択して人力する。

これにより、ラッチ２０９の入力端子Ｉａ、Ｉｂにはメ
モリセルアレイ２０４ａ、ｂとメモリセルアレイ２０４
ｃ、ｄから交互に読み出されたデータが入力され、この
入力されたデータは、ＥＳの出力端子ＯＤＡ＋　　Ｏ□
から２ビツトパラレルのデータとして出力される。

このようにして、同じアドレスで示される４つのメモリ
セルに２ビツトを１ワードとして２ワードのデータを書
き込み、読み出すように、メモリセルアレイ２０４　ａ
−ｄを制御することにより、２とットＸ１０２４ワード
の容量を持つＥＳとして扱うことができる。

ｉｔ）　　カデータが４ビツトの場合 ４ビツトのパラレルデータが、それぞれＥＳの入力端子
■、〜１１１０に外部クロックφ。に同期して入力され
る場合は、制御信号ＳＬ、Ｓ２をともに“０”として、
入力データが４ビツトであることを示す。

（ｊｉ−１）データの書き゛み　作 制御信号Ｓｌ、３２に応じて、セレクタ２０２ｂ、２０
２ｃ、２０２ｄは、それぞれラッチ２０１の出力端子Ｏ
ｂ、Ｏｃ、Ｏｄから出力されるデータｂ、データＣ，デ
ータｄを選択する。従って、列アドレスセレクタ２０３
ａ−ｄには、それぞれデータａ　％　ｄが入力される。

制御信号３１．Ｓ２に応じて、分周回路２０６Ｗは外部
クロックφ。をそのまま出力し、これにより、アドレス
指定部２２０Ｗが指定するメモリセルアレイ２０４ａ−
ｄのアドレスは、外部クロックφ。の１周期ごとに更新
される。

制御信号Ｓｔ、Ｓ２に基づいて、メモリセル選択制御回
路２０５Ｗは全てのライトセレクト信号を“１″として
、列アドレスセレクタ２０３ａ〜ｄを全て動作させる。

従って、データａ　−ｄはそれぞれメモリセルアレイ２
０４ａ−ｄの同じアドレスで示されるメモリセルに１ビ
ツトずつ格納される。

ｉｊ　−２データの″み　し データの書き込み動作と同様に、分周回路２０６ｒとア
ドレス指定部２２０ｒは、読み出しを行なうメモリセル
のアドレスをマスタクロックφの１周期ごとに更新する
。

同様に、メモリセル選択制御回路２０５ｒは、列アドレ
スセレクタ２０７ａ〜゛ｄを全てを同時に動作させる。

これにより、マスタクロックφ１に同期して、メモリセ
ルアレイ２０４ａ−ｄから同時に各１ビツト（合計４ビ
ツト）のビット情報が読み出される。

制御信号３１．３２に応じて、セレクタ２０８ｂ、２０
８ｃ、２０８ｄは、それぞれラッチ２０９の入力端子１
ｂ、Ｉｃ、Ｉｄを選択して、対応するメモリセルから読
み出されたビット情報を入力する。

ラッチ２０９に入力されたビット情報は、マスククロッ
クφ、に同期して、ＥＳの出力端子Ｏゎ。

〜Ｏ０から４ビツトのパラレルデータとして出力される
。

このようにして、同じアドレスで示される４つのメモリ
セルに４ビツトを１ワードとしてデータを書き込み、読
み出すように、メモリセルアレイ２０４ａ−ｄを制御す
ることにより、４ビット×５１２ワードの容量を持つＥ
Ｓとして扱うこことができる。

上述したように、入力データのビット数に応じてメモリ
セルアレイ２０４ａ−ｄに対する書き込み動作、読み出
し動作を制御することにより、ＥＳが１ワードとして扱
うデータのビット数を可変とすることが可能となる。

■、　　例を適用したメモリシステム 上述したＥＳを複数用いることにより、大容量のメモリ
システムを構成することができる。

＜＋）容　２０４８ワードのメモリシステム第３図（イ
）は、第２図に示したＥＳを用いたメモリシステム（２
０４８ワード）の構成図である。

（ｉ−１）メモリシステムの　成 図において、メモリシステムは、４つのＥＳ３００ａ、
３００ｂ、３００ｃ、３００ｄで構成されている。

ここで、４ビツトパラレルの入力データ（データａ、デ
ータｂ、データＣ，データｄ）は、それぞれＥＳ３００
ａ、３００ｂ、３００ｃ、３００ｄの４つの入力端子の
うち入力端子ｔＤＡに入力されている。

また、ＥＳ３００ａ−ｄには、制御信号Ｓｌ。

Ｓ２が人力され、また、書き込み、読み出し動作の同期
信号として外部クロックφ。、マスタクロックφ、がそ
れぞれ供給されている。

（ｉ−２）メモリシステムの動作 制御信号Ｓｌ、Ｓ２に基づいて、ＥＳ３００ａは、１ビ
ツトＸ２０４ＢワードのＥＳとして動作し、４ビツトパ
ラレルの人力データ（データａ〜ｄ）のうちデータａの
書き込みおよび読み出しに用いられる。

また、ＥＳ３００ｂ−ｄは、同様にそれぞれ入力データ
のうちデータｂ、データＣ，データｄの書き込みおよび
読み出しに用いられる。

ＥＳ３００ａ−ｄを並列に動作させることにより、外部
クロックφ。に同期して、それぞれ１ビツト（合計４ビ
ツト）の入力データの書き込みを行ない、マスタクロッ
クφ１に同期して読み出すことができ、全体として４ビ
ツトＸ２０４８ワードの容量を持つメモリシステムとし
て動作させることができる。

（ｉｉ）容１１０２４ワードのメモリシステム第３図（
ロ）は、第２図に示したＥＳを用いたメモリシステム（
１０２４ワード）の構成図である。

（ｉｉ　−１）メモリシステムの構成 図において、メモリシステムは、２つのＥＳ３００ａ、
３００ｂで構成されテイル。

４ビツトのパラレルデータとして入力されたデータ（デ
ータミルデータｄ）のうちデータａ、データｂが、ＥＳ
３００ａの４つの入力端子のうち入力端子１　ｏａ、　
　Ｉ　ＤＩに入力される。また、データＣおよびデータ
ｄはＥＳ３００ｂの入力端子１１１ＡおよびＩＤＩに入
力されている。

また、ＥＳ３００ａ、３００ｂには、上述の第１実施例
と同様に、制御信号ＳＬ、Ｓ２および外部クロックφ。

、マスタクロックφ、が供給されている。

（ｉｉ　−２）メモリシステムの　作 制御信号Ｓｌ、Ｓ２に基づいて、ＥＳ３００ａは、２ビ
ツトＸ１０２４ワードのエラスティックストアとして動
作し、４ビツトパラレルの入力データのうちデータａ、
データｂの書き込み、読み出しに用いられる。

ＥＳ３００ｂは、同様に入力データのう・ちデータＣ，
データｄの書き込みおよび読み出しに用いられる。

この２つのＥＳ３００ａ、３００ｂを並列に動作させる
ことにより、外部クロックφ０に同期して、各２ビツト
（合計４ビツト）の人力データを書き込み、マスタクロ
ックφ１に同期して読み出すことができ、全体として４
ビツトＸ１０２４ワードの容量を持つメモリシステムと
して動作させることができる。

Ｖ、　　１４ｆｉ（γ（９党 上述のようにして、制御信号ＳＬ、Ｓ２に基づいて、書
込制御回路２１０と続出制御回路２３０により、４つの
メモリセルアレイ２０４ａ、２０４ｂ、２０４ｃ、２０
４ｄに対する書き込み動作および読み出し動作をそれぞ
れ独立に制御する。

これにより、ＥＳが扱うデータの１ワードを構成するビ
ット数を、例えば１ビツト、２ビツトまたは４ビツトの
ように可変とすることが可能となる。

このようなＥＳを適用することにより、第３図（イ）、
（ロ）に示したように、外部回路を付加せずに、複数の
ＥＳを用いた大容量のメモリシステムを実現することが
できる。

■１発Ｈの・形態様 なお、上述した本発明の実施例にあっては、４つのメモ
リセルアレイを持つＥＳについて説明したが、メモリセ
ルアレイの数や入力データのビット数には限定はない。

また、ｒ（、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、エラスティックスト
アにおいて書き込みおよび読み出しを行なう際のワード
構成を可変として、外部回路を用いずに容量の大きいメ
モリシステムを実現することができるので、実用的には
極めて有用である。

【図面の簡単な説明】

第１図は本発明のエラスティックストアの原理ブロック
図、 第２図は本発明の実施例のエラスティックストアの構成
図、 第３図は第２図に示したエラスティックストアを用いた
メモリシステムの構成図、 第４図は従来のエラスティックストアの構成図、第５図
は従来のメモリシステムの構成図である。 図において、 １０１は書込制御手段、 １０２は続出制御手段、 １１１は格納手段、 ３００．５０１はエラスティックストア（ＥＳ）２０１
．２０９はラッチ、 ２０２．２０８はセレクタ、 ２０３．２０７は列アドレスセレクタ、２０４．４０２
はメモリセルアレイ、 ２０５はメモリセル選択制御回路、 ２０６は分周回路、 ２１０は書込制御回路、 ２２０はアドレス指定部、 ２２１はアドレスカウンタ、 ２２２は行アドレスラッチ、 ２２３は列アドレスラッチ、 ２２４は行デコーダ、 ２２５は列デコーダ、 ２３０は続出制御回路、 ４０１は入力データラッチ、 ３は書込アドレス指定部、 ４は続出アドレス指定部、 ５は出力データラッチ、 ２は書込制御回路、 ３は続出制御回路、 ４はセレクタである。 ス、ｆｒｒ”−’？ オ、族製帆の扉工里７”Ｄ”ｙり図 第１図

Claims (1)

【特許請求の範囲】
1. （１）同一格納アドレスを有し、ビット単位のデータの
   記憶を行なう複数の格納手段（１１１）と、所定ビット
   数の入力データが導入され、入力データの構成ビット数
   に関する制御情報に基づいて、前記複数の格納手段（１
   １１）に対する書き込み動作をそれぞれ独立に制御する
   書き込み制御手段（１０１）と、 前記制御情報に基づいて、前記複数の格納手段（１１１
   ）に対する読み出し動作をそれぞれ独立に制御する読み
   出し制御手段（１０２）と、を具えるように構成したこ
   とを特徴とするエラスティックストア。