JPH0244155B2 - - Google Patents
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- JPH0244155B2 JPH0244155B2 JP60194030A JP19403085A JPH0244155B2 JP H0244155 B2 JPH0244155 B2 JP H0244155B2 JP 60194030 A JP60194030 A JP 60194030A JP 19403085 A JP19403085 A JP 19403085A JP H0244155 B2 JPH0244155 B2 JP H0244155B2
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0191—Manufacturing their doped wells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
- H10W10/0127—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers using both n-type and p-type impurities, e.g. for isolation of complementary doped regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
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- Y10S148/043—Dual dielectric
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、CMOS技術に係り、更に具体的に
云えば、単一のマスク工程を用いて、半導体装置
の一部を形成するFETの如きCMOS構造体に、
自己整合されたジユアル・ウエル領域及び自己整
合されたフイールド分離ドーピング領域を形成す
ることを含む、集積回路の形成方法に係る。
云えば、単一のマスク工程を用いて、半導体装置
の一部を形成するFETの如きCMOS構造体に、
自己整合されたジユアル・ウエル領域及び自己整
合されたフイールド分離ドーピング領域を形成す
ることを含む、集積回路の形成方法に係る。
Ｂ 従来技術
ジユアル・ウエル領域を有するCMOS技術に
於ては、出来る限り多くの半導体チツプ領域を用
いることが望まれる。従来に於ては、高密度に実
装された素子を有する集積回路チツプを形成する
ために、幾つかのリソグラフイ・マスク工程を必
要としたが、各マスク工程は、最終的にチツプに
形成される素子が占めることができるチツプ領域
をも用いることを本来的に必要とする。又、従来
に於ては、ジユアル・ウエル領域のドーピング濃
度及びフイールド分離領域のドーピング濃度は
各々相互に依存し、又Ｐ型及びＮ型のフイールド
分離領域は、両方の領域が一方の導電型の不純物
でドープされてから、一方の領域がマスクされ、
他方の領域が他方の導電型の不純物でドープされ
て、必要とされるＰ型及びＮ型にドープされたフ
イールド分離領域が形成された。
於ては、出来る限り多くの半導体チツプ領域を用
いることが望まれる。従来に於ては、高密度に実
装された素子を有する集積回路チツプを形成する
ために、幾つかのリソグラフイ・マスク工程を必
要としたが、各マスク工程は、最終的にチツプに
形成される素子が占めることができるチツプ領域
をも用いることを本来的に必要とする。又、従来
に於ては、ジユアル・ウエル領域のドーピング濃
度及びフイールド分離領域のドーピング濃度は
各々相互に依存し、又Ｐ型及びＮ型のフイールド
分離領域は、両方の領域が一方の導電型の不純物
でドープされてから、一方の領域がマスクされ、
他方の領域が他方の導電型の不純物でドープされ
て、必要とされるＰ型及びＮ型にドープされたフ
イールド分離領域が形成された。
チツプ上の素子間にフイールド分離領域を形成
する場合には、典型的には低濃度にドープされた
シリコン・ウエハである同一の基板上の隣接する
素子又は能動領域を相互に電気的に分離させるた
めに、それらのフイールド分離領域に於て、フイ
ールド分離酸化物領域の下にフイールド分離ドー
ピング領域を設ける必要がある。それらのフイー
ルド分離を形成するための工程は、チツプ上の素
子の間のスペース（即ち、素子実装密度）及び素
子の電気的特性に影響を与える。フイールド分離
酸化物領域の下のフイールド分離ドーピング領域
は、しばしば“寄生チヤネル阻止領域”と呼ば
れ、FETの如き素子の能動領域以外の寄生MOS
閾値電圧を制御するため、又低濃度にドープされ
た基板が用いられているときに、フイールド分離
酸化物領域の下の反転による望ましくない導通を
防ぐために用いられる。フイールド分離酸化物領
域にフイールド分離ドーピング領域を整合させる
ために、従来多くの技術が用いられている。その
１つの技術は、更にもう１つのリソグラフイ・マ
スク工程を用いる方法であるが、そのような余分
のマスク工程を用いる方法の欠点については、既
に種々論じられている。自己整合されたフイール
ド分離ドーピング領域を有する埋設酸化物分離領
域を形成するためには、素子領域を画製するため
に、窒化シリコン（Si3N4）層の如き酸化障壁層
を設けることも知られている。その画成を助け、
下のシリコン基板への損傷を防ぐために、上記窒
化シリコン層の両側に薄い二酸化シリコン
（SiO2）層を設けることもできる。素子領域を画
成するために用いられるフオトレジスト・パター
ンは、注入マスクとしても働き、それらのレジス
ト領域は後に形成される素子領域の上に配置され
る。
する場合には、典型的には低濃度にドープされた
シリコン・ウエハである同一の基板上の隣接する
素子又は能動領域を相互に電気的に分離させるた
めに、それらのフイールド分離領域に於て、フイ
ールド分離酸化物領域の下にフイールド分離ドー
ピング領域を設ける必要がある。それらのフイー
ルド分離を形成するための工程は、チツプ上の素
子の間のスペース（即ち、素子実装密度）及び素
子の電気的特性に影響を与える。フイールド分離
酸化物領域の下のフイールド分離ドーピング領域
は、しばしば“寄生チヤネル阻止領域”と呼ば
れ、FETの如き素子の能動領域以外の寄生MOS
閾値電圧を制御するため、又低濃度にドープされ
た基板が用いられているときに、フイールド分離
酸化物領域の下の反転による望ましくない導通を
防ぐために用いられる。フイールド分離酸化物領
域にフイールド分離ドーピング領域を整合させる
ために、従来多くの技術が用いられている。その
１つの技術は、更にもう１つのリソグラフイ・マ
スク工程を用いる方法であるが、そのような余分
のマスク工程を用いる方法の欠点については、既
に種々論じられている。自己整合されたフイール
ド分離ドーピング領域を有する埋設酸化物分離領
域を形成するためには、素子領域を画製するため
に、窒化シリコン（Si3N4）層の如き酸化障壁層
を設けることも知られている。その画成を助け、
下のシリコン基板への損傷を防ぐために、上記窒
化シリコン層の両側に薄い二酸化シリコン
（SiO2）層を設けることもできる。素子領域を画
成するために用いられるフオトレジスト・パター
ンは、注入マスクとしても働き、それらのレジス
ト領域は後に形成される素子領域の上に配置され
る。
米国特許第4144101号明細書は、単一のリソグ
ラフイ・マスク工程しか用いずに、自己整合され
たフイールド分離ドーピング領域を設ける、広い
概念を開示している。集積回路の製造に用いられ
るリソグラフイ・マスク工程は最もクリチカルな
工程であるので、出来る限り少ないマスク工程を
用いることが重要である。リソグラフイ・マスク
工程を行う場合には、高い精度及び整合性並びに
充分な配慮が必要とされる。プロセスに於てリソ
グラフイ・マスク工程が１つ増加する度に、マス
ク欠陥の可能性が生じ、マスク相互間の整合の問
題が増して、処理の歩留りが低下し、従つて製造
コストが著しく増加する。例えば、高温による熱
処理の回数の如き、多の要因も歩留り及びコスト
に影響を与えるが、FET集積回路の製造に於け
る基本的な目標は、所望の素子構造体の特定の集
積回路配列体を形成するために要する基本的なリ
ソグラフイ・マスク工程の数を最小限にすること
である。上記米国特許第4144101号明細書は、予
め選択されたフイールド分離酸化物領域の下にフ
イールド分離ドーピング領域を形成し且つそれら
のフイールド分離領域を形成するために、単一の
リソグラフイ・マスク工程しか必要としない方法
を開示しており、更に具体的に云えば、基板上に
存在している層の予め選択された領域の下の基板
中にイオン注入によりドープされた領域を設け、
それらのドープされた領域は上記の基板上に存在
している層の予め選択された領域に自己整合され
る方法を開示している。その方法は、初めに、シ
リコン基板上にSiO2層を設けることを含む。後
に、上記酸化物層の予め選択された部分の下に、
イオン注入によりドープされた領域が形成される
ことになる。上記酸化物層上にレジスト・マスク
層を形成し、上記レジスト・マスク層により被覆
されていない領域に、上記酸化物層を経て、活性
不純物をイオン注入して、上記酸化物層の下にイ
オン注入された領域を形成する。上記レジスト層
及び上記酸化物層は、注入されたイオンがそれら
を経て浸入することを防ぐマスクとして働く。上
記酸化物層及び上記レジスト層の上に、アルミニ
ウムの如きリフト・オフ材料を付着し、それから
レジスト層を除去し、それとともに該レジスト層
上に付着されているリフト・オフ材料も除去す
る。次にそのレジスト層の下にあつた酸化物層の
部分を、エツチングにより、残されているリフ
ト・オフ材料をマスクとして用いて除去する。そ
れから、残されているリフト・オフ材料をその下
の酸化物層から除去する。その結果、イオン注入
領域の上に配置されている、予め選択されて形成
された酸化物層の領域の境界に対して自己整合さ
れている端部を有するイオン注入領域が基板中に
得られる。換言すると、このリフト・オフ技術を
用いることにより、マスク・パターンが、イオン
注入前の素子領域の上から、イオン注入後のフイ
ールド分離領域の上に反転される。上のフイール
ド分離酸化物領域に対して自負己整合されている
端部を有するフイールド分離ドーピング領域を形
成した後、更にリソグラフイ及びイオン注入工程
を用いて、ゲート、ソース及びドレイン領域を有
するFETの製造を完成させるために必要な酸化
物、素子のドーピング領域、及び導体を形成す
る。このリフト・オフ技術は、本発明の一実施例
に於て用いられている。
ラフイ・マスク工程しか用いずに、自己整合され
たフイールド分離ドーピング領域を設ける、広い
概念を開示している。集積回路の製造に用いられ
るリソグラフイ・マスク工程は最もクリチカルな
工程であるので、出来る限り少ないマスク工程を
用いることが重要である。リソグラフイ・マスク
工程を行う場合には、高い精度及び整合性並びに
充分な配慮が必要とされる。プロセスに於てリソ
グラフイ・マスク工程が１つ増加する度に、マス
ク欠陥の可能性が生じ、マスク相互間の整合の問
題が増して、処理の歩留りが低下し、従つて製造
コストが著しく増加する。例えば、高温による熱
処理の回数の如き、多の要因も歩留り及びコスト
に影響を与えるが、FET集積回路の製造に於け
る基本的な目標は、所望の素子構造体の特定の集
積回路配列体を形成するために要する基本的なリ
ソグラフイ・マスク工程の数を最小限にすること
である。上記米国特許第4144101号明細書は、予
め選択されたフイールド分離酸化物領域の下にフ
イールド分離ドーピング領域を形成し且つそれら
のフイールド分離領域を形成するために、単一の
リソグラフイ・マスク工程しか必要としない方法
を開示しており、更に具体的に云えば、基板上に
存在している層の予め選択された領域の下の基板
中にイオン注入によりドープされた領域を設け、
それらのドープされた領域は上記の基板上に存在
している層の予め選択された領域に自己整合され
る方法を開示している。その方法は、初めに、シ
リコン基板上にSiO2層を設けることを含む。後
に、上記酸化物層の予め選択された部分の下に、
イオン注入によりドープされた領域が形成される
ことになる。上記酸化物層上にレジスト・マスク
層を形成し、上記レジスト・マスク層により被覆
されていない領域に、上記酸化物層を経て、活性
不純物をイオン注入して、上記酸化物層の下にイ
オン注入された領域を形成する。上記レジスト層
及び上記酸化物層は、注入されたイオンがそれら
を経て浸入することを防ぐマスクとして働く。上
記酸化物層及び上記レジスト層の上に、アルミニ
ウムの如きリフト・オフ材料を付着し、それから
レジスト層を除去し、それとともに該レジスト層
上に付着されているリフト・オフ材料も除去す
る。次にそのレジスト層の下にあつた酸化物層の
部分を、エツチングにより、残されているリフ
ト・オフ材料をマスクとして用いて除去する。そ
れから、残されているリフト・オフ材料をその下
の酸化物層から除去する。その結果、イオン注入
領域の上に配置されている、予め選択されて形成
された酸化物層の領域の境界に対して自己整合さ
れている端部を有するイオン注入領域が基板中に
得られる。換言すると、このリフト・オフ技術を
用いることにより、マスク・パターンが、イオン
注入前の素子領域の上から、イオン注入後のフイ
ールド分離領域の上に反転される。上のフイール
ド分離酸化物領域に対して自負己整合されている
端部を有するフイールド分離ドーピング領域を形
成した後、更にリソグラフイ及びイオン注入工程
を用いて、ゲート、ソース及びドレイン領域を有
するFETの製造を完成させるために必要な酸化
物、素子のドーピング領域、及び導体を形成す
る。このリフト・オフ技術は、本発明の一実施例
に於て用いられている。
米国特許第4435896号明細書は、単一のリソグ
ラフイ・マスク工程しか用いずに、自己整合され
た隣接するＰ型及びウエル領域を形成する、ジユ
アル・ウエル領域を有するCMOS形成方法を開
示している。それらのウエル領域の自己整合を達
成するために、異なる厚さを有するSi3N4層及び
SiO2層が用いられている。しかしながら、その
明細書は、フイールド分離酸化物領域の下にフイ
ールド分離ドーピング領域を形成する場合の問題
については、何ら言及していない。
ラフイ・マスク工程しか用いずに、自己整合され
た隣接するＰ型及びウエル領域を形成する、ジユ
アル・ウエル領域を有するCMOS形成方法を開
示している。それらのウエル領域の自己整合を達
成するために、異なる厚さを有するSi3N4層及び
SiO2層が用いられている。しかしながら、その
明細書は、フイールド分離酸化物領域の下にフイ
ールド分離ドーピング領域を形成する場合の問題
については、何ら言及していない。
米国特許第4280272号明細書は、相互に離隔す
るＮ型及びＰ型ウエル領域を形成するために２つ
のマスク工程を用いる従来の方法により、ジユア
ル・ウエル領域を有するCMOS・FETを形成す
る方法を開示している。
るＮ型及びＰ型ウエル領域を形成するために２つ
のマスク工程を用いる従来の方法により、ジユア
ル・ウエル領域を有するCMOS・FETを形成す
る方法を開示している。
米国特許第4244752号明細書は、Ｐチヤネル型
及びＮチヤネル型の両構造体を有し、Ｐチヤネル
型ウエル領域だけが形成されている、CMOS・
FET集積回路の形成方法を開示している。Ｐ型
ウエハ上に、SiO2層及びSi3N4層の両方を形成し
て、SiO2層とSi3N4層とのサンドイツチ体を設
け、後に上記サンドイツチ体により被覆されてい
る領域に形成されるＰチヤネル型素子の両方に能
動領域が画成されるように、上記サンドイツチ体
をエツチングするために、第１マスク工程は、Ｐ
チヤネル型ウエル領域を形成するためのイオン注
入が行われるように、フオトレジスト・パターン
を形成するために用いられている。上記サントイ
ツチ体をマスクとして用いて、Ｐ型ドーパント
（硼素）をイオン注入することにより、フイール
ド分離ドーピング領域を形成する。そのイオン注
入は、イオン注入の必要なＮチヤネル型ウエル及
びイオン注入の不要にＰチヤネル型ウエルの両方
のフイールド分離領域中に行われる。それから、
Ｐチヤネル型及びＮチヤネル型素子の能動領域の
酸化を防ぐために、Si3N4層をマスクとして用い
て、上記フイールド分離ドーピング領域の上に、
フイールド分離酸化物領域を形成する。
及びＮチヤネル型の両構造体を有し、Ｐチヤネル
型ウエル領域だけが形成されている、CMOS・
FET集積回路の形成方法を開示している。Ｐ型
ウエハ上に、SiO2層及びSi3N4層の両方を形成し
て、SiO2層とSi3N4層とのサンドイツチ体を設
け、後に上記サンドイツチ体により被覆されてい
る領域に形成されるＰチヤネル型素子の両方に能
動領域が画成されるように、上記サンドイツチ体
をエツチングするために、第１マスク工程は、Ｐ
チヤネル型ウエル領域を形成するためのイオン注
入が行われるように、フオトレジスト・パターン
を形成するために用いられている。上記サントイ
ツチ体をマスクとして用いて、Ｐ型ドーパント
（硼素）をイオン注入することにより、フイール
ド分離ドーピング領域を形成する。そのイオン注
入は、イオン注入の必要なＮチヤネル型ウエル及
びイオン注入の不要にＰチヤネル型ウエルの両方
のフイールド分離領域中に行われる。それから、
Ｐチヤネル型及びＮチヤネル型素子の能動領域の
酸化を防ぐために、Si3N4層をマスクとして用い
て、上記フイールド分離ドーピング領域の上に、
フイールド分離酸化物領域を形成する。
Ｃ 発明が解決しようとする問題点
本発明の目的は、Ｎ型ウエル領域及びＰ型ウエ
ル領域を相互に自己整合させ且つフイールド分離
ドーピング領域をそれらのウエル領域に対して自
己整合させるために、単一のリソグラフイ・マス
ク工程しか必要とせず、拡散速度のより遅いＮ型
ウエルのドーパントをＰ型ウエルのドーパントと
別個にドライブさせることができ、ウエル領域及
びフイールド分離ドーピング領域の両方のドーピ
ング・プロフイルを別個に制御することができ
る、ジユアル・ウエル領域を有するCMOS半導
体構造体を有する集積回路の形成方法を提供する
ことである。
ル領域を相互に自己整合させ且つフイールド分離
ドーピング領域をそれらのウエル領域に対して自
己整合させるために、単一のリソグラフイ・マス
ク工程しか必要とせず、拡散速度のより遅いＮ型
ウエルのドーパントをＰ型ウエルのドーパントと
別個にドライブさせることができ、ウエル領域及
びフイールド分離ドーピング領域の両方のドーピ
ング・プロフイルを別個に制御することができ
る、ジユアル・ウエル領域を有するCMOS半導
体構造体を有する集積回路の形成方法を提供する
ことである。
Ｄ 問題点を解決するための手段
本発明は、単一の半導体基体中にＮ型ウエル領
域及びＰ型ウエル領域の両方を有する集積回路の
形成方法に於て、単一のリソグラフイ・マスク工
程しか用いずに、上記Ｎ型及びＰ型ウエル領域の
位置と、上記基体の部分の寄生閾値電圧を制御す
るためのフイールド分離ドーピング領域の位置と
を限定する、改良された集積回路の形成方法を提
供する。
域及びＰ型ウエル領域の両方を有する集積回路の
形成方法に於て、単一のリソグラフイ・マスク工
程しか用いずに、上記Ｎ型及びＰ型ウエル領域の
位置と、上記基体の部分の寄生閾値電圧を制御す
るためのフイールド分離ドーピング領域の位置と
を限定する、改良された集積回路の形成方法を提
供する。
本発明の方法は、単一のリソグラフイ・マスク
を用いて、ウエル領域のためのマスクを形成し且
つ酸化障壁層を画成する。上記酸化障壁層は、フ
イールド分離ドーピング領域のための一導電型の
ドーパントをイオン注入する間は、イオン注入マ
スク（吸収層）として働き、後にフイールド分離
ドーピング領域を形成するための整合マークを形
成する犠牲酸化物層を一方のウエル領域の上に桂
成するために、反対導電型のウエル領域を酸化す
る間は、酸化障壁層として働き、上記犠牲酸化物
層により同時に吸収される。フイールド分離ドー
ピング領域のための反対導電型のゾーパントをイ
オン注入する間は、ドーパント伝達層として働
く。
を用いて、ウエル領域のためのマスクを形成し且
つ酸化障壁層を画成する。上記酸化障壁層は、フ
イールド分離ドーピング領域のための一導電型の
ドーパントをイオン注入する間は、イオン注入マ
スク（吸収層）として働き、後にフイールド分離
ドーピング領域を形成するための整合マークを形
成する犠牲酸化物層を一方のウエル領域の上に桂
成するために、反対導電型のウエル領域を酸化す
る間は、酸化障壁層として働き、上記犠牲酸化物
層により同時に吸収される。フイールド分離ドー
ピング領域のための反対導電型のゾーパントをイ
オン注入する間は、ドーパント伝達層として働
く。
本発明の方法は、一実施例に於て、エピタキシ
ヤル・シリコン基板上に配置されたSiO2層上に
Si3N4層を付着することを含む。フオトレジスト
層のマスクにより、Si3N4層上に、Ｎ型ウエル領
域及びＰ型ウエル領域の位置を限定して、Ｎ型ウ
エル領域を露出させ、それらの領域からSi3N4層
を除去する。フオトレジスト層をＰ型ウエル領域
のためのマスクとして用いて、Ｎ型不純物を、露
出しているSiO2層を経て、エピタキシヤル・シ
リコン基板中にイオン注入する。高温に耐えるよ
うに選択することができる材料のリフト・オフ層
をリフト・オフ技術により、上記構造体上に付着
させ、フオトレジスト層をそのリフト・オフ層と
ともにＰ型ウエル領域から除去する。次に、Ｎ型
ウエル領域のためのドーパントを別個にエピタキ
シヤル・シリコン基板中にドライブさせて、Ｎ型
ウエル領域を形成してもよい。それから、Ｎ型ウ
エル領域へのイオン注入を防ぐマスクとしてリフ
ト・オフ層を用いて、Ｐ型ドーパントを上記構造
体中にイオン注入して、Ｐ型ウエル領域を形成す
る。上記リフト・オフ層をＮ型ウエル領域の上か
ら除去し、アニール工程を用いて、更にドーパン
トをドライブさせて、両ウエル領域のプロフイル
の形成を完了する。同一工程に於て、Si3N4層に
より被覆されていないＮ型ウエル領域の上に、比
較的薄い犠牲SiO2層が成長させる。この成長酸
化物絶縁層は、後の処理工程のための整合マーク
を与える。次に、フイールド分離ドーピング領域
のためのＰ型ドーパントを、Ｐ型ウエル領域の上
及びSi3N4層の下の薄い初めのSiO2層中、及びＮ
型ウエル領域の上のより厚い成長させたSiO2層
中にイオン注入する。Ｐ型ウエル領域の上の
SiO2層を保護するマスクとしてSi3N4層を用い
て、Ｎ型ウエル領域の上のSiO2層を除去し、そ
の位置に新しいSiO2層を成長させる。Ｎ型ウエ
ル領域の上の新しいSiO2層中に、Ｎ型ドーパン
トをイオン注入する。そのとき、Si3N4層は、Ｎ
型イオンを吸収し、それらがＰ型ウエル領域の上
のSiO2層に達することを防ぐ。
ヤル・シリコン基板上に配置されたSiO2層上に
Si3N4層を付着することを含む。フオトレジスト
層のマスクにより、Si3N4層上に、Ｎ型ウエル領
域及びＰ型ウエル領域の位置を限定して、Ｎ型ウ
エル領域を露出させ、それらの領域からSi3N4層
を除去する。フオトレジスト層をＰ型ウエル領域
のためのマスクとして用いて、Ｎ型不純物を、露
出しているSiO2層を経て、エピタキシヤル・シ
リコン基板中にイオン注入する。高温に耐えるよ
うに選択することができる材料のリフト・オフ層
をリフト・オフ技術により、上記構造体上に付着
させ、フオトレジスト層をそのリフト・オフ層と
ともにＰ型ウエル領域から除去する。次に、Ｎ型
ウエル領域のためのドーパントを別個にエピタキ
シヤル・シリコン基板中にドライブさせて、Ｎ型
ウエル領域を形成してもよい。それから、Ｎ型ウ
エル領域へのイオン注入を防ぐマスクとしてリフ
ト・オフ層を用いて、Ｐ型ドーパントを上記構造
体中にイオン注入して、Ｐ型ウエル領域を形成す
る。上記リフト・オフ層をＮ型ウエル領域の上か
ら除去し、アニール工程を用いて、更にドーパン
トをドライブさせて、両ウエル領域のプロフイル
の形成を完了する。同一工程に於て、Si3N4層に
より被覆されていないＮ型ウエル領域の上に、比
較的薄い犠牲SiO2層が成長させる。この成長酸
化物絶縁層は、後の処理工程のための整合マーク
を与える。次に、フイールド分離ドーピング領域
のためのＰ型ドーパントを、Ｐ型ウエル領域の上
及びSi3N4層の下の薄い初めのSiO2層中、及びＮ
型ウエル領域の上のより厚い成長させたSiO2層
中にイオン注入する。Ｐ型ウエル領域の上の
SiO2層を保護するマスクとしてSi3N4層を用い
て、Ｎ型ウエル領域の上のSiO2層を除去し、そ
の位置に新しいSiO2層を成長させる。Ｎ型ウエ
ル領域の上の新しいSiO2層中に、Ｎ型ドーパン
トをイオン注入する。そのとき、Si3N4層は、Ｎ
型イオンを吸収し、それらがＰ型ウエル領域の上
のSiO2層に達することを防ぐ。
それから、素子を完成させるための後のリソグ
ラフイ・マスク工程に於て、既に存在している整
合マークを用いることができる。例えば、ウエル
領域の周りにフイールド分離領域を設けるため
に、厚い酸化物層をリソグラフイ・マスク工程に
より付着し、画成する。フイールド分離酸化物領
域を画成する間に、両ウエル領域の能動素子領域
に於けるドープされた酸化物層を除去して、画成
されたフイールド分離領域だけにそのドープされ
た酸化物層を残す。後の熱サイクルは、各々の残
されている酸化物層から選択されたエピタキシヤ
ル・シリコン基板の領域中にＮ型及びＰ型ドーパ
ントをドライブさせて、フイールド分離酸化物領
域の下にフイールド分離ドーピング領域を形成す
る。
ラフイ・マスク工程に於て、既に存在している整
合マークを用いることができる。例えば、ウエル
領域の周りにフイールド分離領域を設けるため
に、厚い酸化物層をリソグラフイ・マスク工程に
より付着し、画成する。フイールド分離酸化物領
域を画成する間に、両ウエル領域の能動素子領域
に於けるドープされた酸化物層を除去して、画成
されたフイールド分離領域だけにそのドープされ
た酸化物層を残す。後の熱サイクルは、各々の残
されている酸化物層から選択されたエピタキシヤ
ル・シリコン基板の領域中にＮ型及びＰ型ドーパ
ントをドライブさせて、フイールド分離酸化物領
域の下にフイールド分離ドーピング領域を形成す
る。
Ｆ 実施例
相互に自己整合されたジユアル・ウエル領域、
及び例えばフイールド分離領域を形成するための
後のリソグラフイ・マスク工程に於て用いられ
る、上記ウエル領域に自己整合された整合パター
ンを有しているCMOS半導体構造体を、単一の
リソグラフイ・マスク工程を用いて形成する、本
発明の方法の一実施例に於ては、次の一連の工程
が用いられる。
及び例えばフイールド分離領域を形成するための
後のリソグラフイ・マスク工程に於て用いられ
る、上記ウエル領域に自己整合された整合パター
ンを有しているCMOS半導体構造体を、単一の
リソグラフイ・マスク工程を用いて形成する、本
発明の方法の一実施例に於ては、次の一連の工程
が用いられる。
(1) 第１図に示す如き、初めの工程に於て、高濃
度にドープされた基板上の低濃度にドープされ
たエピタキシヤル・シリコンの如き、適当な基
板１２上に、比較的薄い（略25nｍ）SiO2層１
０を成長させる。上記SiO2層１０上に、比較
的薄い（10乃至20nｍ）Si3N4層１４を付着す
る。
度にドープされた基板上の低濃度にドープされ
たエピタキシヤル・シリコンの如き、適当な基
板１２上に、比較的薄い（略25nｍ）SiO2層１
０を成長させる。上記SiO2層１０上に、比較
的薄い（10乃至20nｍ）Si3N4層１４を付着す
る。
(2) 第２図に示す如く、比較的厚いフオトレジス
ト層１６を、上記Si3N4層１４上に付着し、そ
れからリソグラフイ・マスク工程を用いて、上
記フオトレジスト層１６中にジユアル・ウエル
領域のパターンを画成する。Ｎ型ウエル領域に
なる領域の上の部分を、下のSi3N4層１４とと
もに除去して、SiO2層の露出領域１８を形成
する。（第３図参照）。フオトレジスト層１６
は、前述の米国特許第4244752号明細書に開示
されている如く、後の工程に於けるＮ型不純物
の注入を防ぐために充分な厚さを有しているべ
きであり、後の工程に於て用いられるリフト・
オフ層の材料と適合する材料であるべきであ
る。
ト層１６を、上記Si3N4層１４上に付着し、そ
れからリソグラフイ・マスク工程を用いて、上
記フオトレジスト層１６中にジユアル・ウエル
領域のパターンを画成する。Ｎ型ウエル領域に
なる領域の上の部分を、下のSi3N4層１４とと
もに除去して、SiO2層の露出領域１８を形成
する。（第３図参照）。フオトレジスト層１６
は、前述の米国特許第4244752号明細書に開示
されている如く、後の工程に於けるＮ型不純物
の注入を防ぐために充分な厚さを有しているべ
きであり、後の工程に於て用いられるリフト・
オフ層の材料と適合する材料であるべきであ
る。
(3) 燐又は砒素の如きＮ型不純物（ドナー種）
を、領域１８に於けるSiO2層１０を経て基板
１２中にイオン注入して、Ｎ型ウエル領域２０
を形成する。注入エネルギ及びフオトレジスト
層１６の厚さは、Ｎ型ウエル領域の所望の注入
が得られるが、その注入が、層１４及び１０と
組合わされた厚いフオトレジスト層１６によ
り、Ｐ型ウエル領域に達しないように選択され
る（第４図参照）。
を、領域１８に於けるSiO2層１０を経て基板
１２中にイオン注入して、Ｎ型ウエル領域２０
を形成する。注入エネルギ及びフオトレジスト
層１６の厚さは、Ｎ型ウエル領域の所望の注入
が得られるが、その注入が、層１４及び１０と
組合わされた厚いフオトレジスト層１６によ
り、Ｐ型ウエル領域に達しないように選択され
る（第４図参照）。
(3) フオトレジスト層１６の材料と適合する、
Al、Mo、Ｗ等の如きリフト・オフ材料の層２
２を付着する（第５図参照）。リフト・オフ層
２２は、後にＰ型ウエル領域を形成するための
工程に於て注入される硼素を防ぐために充分な
厚さを有すべきである。
Al、Mo、Ｗ等の如きリフト・オフ材料の層２
２を付着する（第５図参照）。リフト・オフ層
２２は、後にＰ型ウエル領域を形成するための
工程に於て注入される硼素を防ぐために充分な
厚さを有すべきである。
(5) Ｐ型ウエル領域になる領域の上の層１４から
フオトレジスト層１６及びリフト・オフ層２２
をリフト・オフさせて、Ｐ型ウエル領域になる
領域が層１４及び１０を経てイオン注入される
ようにする（第６図参照）。
フオトレジスト層１６及びリフト・オフ層２２
をリフト・オフさせて、Ｐ型ウエル領域になる
領域が層１４及び１０を経てイオン注入される
ようにする（第６図参照）。
(6) 任意の工程として、所望ならば、この時点に
於て、リフト・オフ層２２の材料が高温に耐え
ることができるように選択されている場合に
は、加熱することによつて、上記Ｎ型ウエル領
域を基板１２中にドライブ即ち拡散させること
ができる。そのような材料は、金属（モリブデ
ン、タングステン等）、又は酸化物である。そ
のような任意の工程は、Ｎ型ウエル領域がＰ型
ウエル領域と別個にドライブ即ち拡散されるこ
とを可能にする。
於て、リフト・オフ層２２の材料が高温に耐え
ることができるように選択されている場合に
は、加熱することによつて、上記Ｎ型ウエル領
域を基板１２中にドライブ即ち拡散させること
ができる。そのような材料は、金属（モリブデ
ン、タングステン等）、又は酸化物である。そ
のような任意の工程は、Ｎ型ウエル領域がＰ型
ウエル領域と別個にドライブ即ち拡散されるこ
とを可能にする。
(7) Ｎ型ウエル領域２０への注入を防ぐマスクと
してリフト・オフ層２２を用いて、Ｐ型不純物
（硼素）を注入して、Ｐ型ウエル領域２４を形
成する（第７図参照）。
してリフト・オフ層２２を用いて、Ｐ型不純物
（硼素）を注入して、Ｐ型ウエル領域２４を形
成する（第７図参照）。
(8) Ｎ型ウエル領域２０の上からリフト・オフ層
２２を除去し、Ｎ型ウエル領域２０及びＰ型ウ
エル領域２４の両方を、それらの拡散プロフイ
ルが略最終的な所望の状態になる迄、アニール
する。それと同時に、後のマスク処理に於て用
いられる整合段部３０を基板１２中に設けるた
めに、中位の厚さ（略50nｍ）の犠牲SiO2層２
９をＮ型ウエル領域２０の上に成長させる（第
８図参照）。
２２を除去し、Ｎ型ウエル領域２０及びＰ型ウ
エル領域２４の両方を、それらの拡散プロフイ
ルが略最終的な所望の状態になる迄、アニール
する。それと同時に、後のマスク処理に於て用
いられる整合段部３０を基板１２中に設けるた
めに、中位の厚さ（略50nｍ）の犠牲SiO2層２
９をＮ型ウエル領域２０の上に成長させる（第
８図参照）。
(9) Ｐ型ウエル領域２４の上の比較的薄いSiO2
層１０中にフイールド分離ドーピング領域のた
めのＰ型不純物を注入する。Ｎ型ウエル領域２
０の上のより厚いSiO2層２９も、上記Ｐ型不
純物でドープされるが、SiO2層２９の厚さは、
それらの不純物がＮ型ウエル領域２０に達する
ことを防ぐ（第８図参照）。
層１０中にフイールド分離ドーピング領域のた
めのＰ型不純物を注入する。Ｎ型ウエル領域２
０の上のより厚いSiO2層２９も、上記Ｐ型不
純物でドープされるが、SiO2層２９の厚さは、
それらの不純物がＮ型ウエル領域２０に達する
ことを防ぐ（第８図参照）。
(10) Ｎ型ウエル領域２０からドープされた犠牲
SiO2層２９をエツチングにより除去する。Ｐ
型ウエル領域２４の上のドープされたSiO2層
１０は、該領域２４の上に存在するSi3N4層１
４によつて保護される（第９図参照）。
SiO2層２９をエツチングにより除去する。Ｐ
型ウエル領域２４の上のドープされたSiO2層
１０は、該領域２４の上に存在するSi3N4層１
４によつて保護される（第９図参照）。
(11) Ｎ型ウエル領域２０上に、比較的薄い（略
25乃至40nｍ）SiO2層３２を再び成長させる。
Ｐ型ウエル領域２４の上に存在しているSi3N4
層１４が該領域２４の酸化を防ぐ。砒素の如き
Ｎ型不純物を、Ｎ型ウエル領域２０の上の比較
的上薄いSiO2層３２中に注入する。その注入
電圧は、Ｐ型ウエル領域２４の上のSi3N4層１
４がその注入の略全てを吸収するように選択さ
れる（第１０図）。
25乃至40nｍ）SiO2層３２を再び成長させる。
Ｐ型ウエル領域２４の上に存在しているSi3N4
層１４が該領域２４の酸化を防ぐ。砒素の如き
Ｎ型不純物を、Ｎ型ウエル領域２０の上の比較
的上薄いSiO2層３２中に注入する。その注入
電圧は、Ｐ型ウエル領域２４の上のSi3N4層１
４がその注入の略全てを吸収するように選択さ
れる（第１０図）。
(12) 前の工程に於てＮ型不純物をドープされて
いるSi3N4層１４をＰ型ウエル領域２４から剥
離させる（第１１図）。
いるSi3N4層１４をＰ型ウエル領域２４から剥
離させる（第１１図）。
この時点に於て、Ｎ型ウエル領域２０及びＰ
型ウエル領域２４が相互に整合されており、そ
れらのＮ型ウエル領域２０とＰ型ウエル領域と
の境界に整合段部３０が形成されており、各々
のウエル領域上には、各ウエル領域のためのフ
イールド分離ドーピング領域の形成に必要な導
電型の不純物を既にドープされたSiO2層３２
及び１０が形成されている、ジユアル・ウエル
構造体が、単一のリソグラフイ・マスク工程
で、形成されている。それらのSiO2層３２及
び１０は段部３０に自整合されており、段部３
０はＮ型及びＰ型ウエル領域に自己整合されて
いる。
型ウエル領域２４が相互に整合されており、そ
れらのＮ型ウエル領域２０とＰ型ウエル領域と
の境界に整合段部３０が形成されており、各々
のウエル領域上には、各ウエル領域のためのフ
イールド分離ドーピング領域の形成に必要な導
電型の不純物を既にドープされたSiO2層３２
及び１０が形成されている、ジユアル・ウエル
構造体が、単一のリソグラフイ・マスク工程
で、形成されている。それらのSiO2層３２及
び１０は段部３０に自整合されており、段部３
０はＮ型及びＰ型ウエル領域に自己整合されて
いる。
フイールド分離領域の形成を完了するために
は、更に次の一連の工程を行う。
は、更に次の一連の工程を行う。
(13) リソグラフイ・マスク工程を用いて、フイ
ールド分離酸化物領域として用いられる比較的
厚いフイールド分離酸化物層３４（第１２図）
を付着し、フイールド分離酸化物領域３６及び
３８（第１３図）を限定する領域以外の厚いフ
イールド分離酸化物層３４をエツチングにより
除去して、フイールド分離酸化物領域３６及び
３８を画成する。即ち、このエツチング処理の
間に、先にドープされたSiO2層３２及び１０
が、各々のウエル領域２０及び２４の能動素子
領域から除去される。
ールド分離酸化物領域として用いられる比較的
厚いフイールド分離酸化物層３４（第１２図）
を付着し、フイールド分離酸化物領域３６及び
３８（第１３図）を限定する領域以外の厚いフ
イールド分離酸化物層３４をエツチングにより
除去して、フイールド分離酸化物領域３６及び
３８を画成する。即ち、このエツチング処理の
間に、先にドープされたSiO2層３２及び１０
が、各々のウエル領域２０及び２４の能動素子
領域から除去される。
(14) 適当な熱サイクルを用いて、各々のドープ
されたSiO2層３２及び１０からＮ型及びＰ型
のドーパントを基板中にドライブ（拡散）させ
て、フイールド分離酸化物領域３６及び３８の
下に各々フイールド分離ドーピング領域４０及
び４２を形成する（第１４図参照）。
されたSiO2層３２及び１０からＮ型及びＰ型
のドーパントを基板中にドライブ（拡散）させ
て、フイールド分離酸化物領域３６及び３８の
下に各々フイールド分離ドーピング領域４０及
び４２を形成する（第１４図参照）。
(15) FETの如き素子を形成するために、誘電体
層の再成長、導体の付着等を行う。
層の再成長、導体の付着等を行う。
所望ならば、Ｐ型基板中にＮ型ウエル領域だ
けが形成されるように、上記リフト・オフ工程
を除くこともできる。他は、同一の工程が用い
られるが、フオトレジスト層１６は、上記注入
工程７と上記アニール工程８との間の別個の工
程に於て除去される。
けが形成されるように、上記リフト・オフ工程
を除くこともできる。他は、同一の工程が用い
られるが、フオトレジスト層１６は、上記注入
工程７と上記アニール工程８との間の別個の工
程に於て除去される。
第１図乃至第１１図は本発明の方法の一実施例
の重要な処理工程を示す一連の断面図、第１２図
乃至第１４図は第１図乃至第９図の工程に於て形
成された整合マークを用いて、フイールド分離領
域を完成させるために更に用いられる処理工程を
示す一連の断面図である。 １０……SiO2層（第１絶縁層−フイールド分
離ドーピング領域を形成するために予めＰ型にド
ープされる絶縁層）、１２……エピタキシヤル・
シリコン基板（半導体基体）、１４……Si3N4層
（第２絶縁層）、１６……フオトレジスト層（マス
ク）、１８……SiO2層の露出領域、２０……Ｎ型
ウエル領域、２２……リフト・オフ層、２４……
Ｐ型ウエル領域、２９……犠牲SiO2層（成長酸
化物絶縁層）、３０……整合段部（整合マーク）、
３２……SiO2層（新しい絶縁層−フイールド分
離ドーピング領域を形成するために予めＮ型にド
ープされる絶縁層）、３４……フイールド分離酸
化物層、３６，３８……フイールド分離酸化物領
域、４０，４２……フイールド分離ドーピング領
域。
の重要な処理工程を示す一連の断面図、第１２図
乃至第１４図は第１図乃至第９図の工程に於て形
成された整合マークを用いて、フイールド分離領
域を完成させるために更に用いられる処理工程を
示す一連の断面図である。 １０……SiO2層（第１絶縁層−フイールド分
離ドーピング領域を形成するために予めＰ型にド
ープされる絶縁層）、１２……エピタキシヤル・
シリコン基板（半導体基体）、１４……Si3N4層
（第２絶縁層）、１６……フオトレジスト層（マス
ク）、１８……SiO2層の露出領域、２０……Ｎ型
ウエル領域、２２……リフト・オフ層、２４……
Ｐ型ウエル領域、２９……犠牲SiO2層（成長酸
化物絶縁層）、３０……整合段部（整合マーク）、
３２……SiO2層（新しい絶縁層−フイールド分
離ドーピング領域を形成するために予めＮ型にド
ープされる絶縁層）、３４……フイールド分離酸
化物層、３６，３８……フイールド分離酸化物領
域、４０，４２……フイールド分離ドーピング領
域。
Claims (1)
- 【特許請求の範囲】 １ (a) 第１絶縁層及びその上に設けられた酸化
防止機能を有する第２絶縁層によつて覆われた
半導体基体上に、Ｎ型ウエル領域となるべき第
１領域を露出させ該第１領域に接するＰ型ウエ
ル領域となるべき第２領域を覆うマスク層を形
成して、該第１領域の上記第２絶縁層を除去
し、 (b) 上記マスク層を上記第２領域に対する注入防
止マスクとして用いて上記第１領域の上記基体
中にＮ型不純物を注入し、 (c) 上記第１領域の上記第１絶縁層上及び上記第
２領域の上記マスク層上にリフト・オフ層を形
成して、上記第２領域の上記マスク層及びその
上のリフト・オフ層を除去し、 (d) 上記第１領域の上記リフト・オフ層を上記第
１領域に対する注入防止マスクとして用いて上
記第２領域の上記基体中にＰ型不純物を注入
し、 (e) 上記第１領域の上記リフト・オフ層を除去
し、注入した上記不純物に所望の拡散プロフイ
ルを与えるように上記基体をアニールすると共
に、上記第１領域に酸化物層を成長させ、 (f) 上記酸化物層を上記第１領域に対する注入防
止マスクとして用いて上記第２領域の上記第１
絶縁層にＰ型不純物を注入し、 (g) 上記第２領域の上記第２絶縁層をエツチン
グ・マスクとして用いて上記酸化物層を除去
し、 (h) 上記第１領域に新しい酸化物層を成長させ、
上記第２領域の上記第２絶縁層を上記第２領域
に対する注入防止マスクとして用いて該新しい
酸化物層にＮ型不純物を注入し、 (i) 上記第１領域及び第２領域を覆うようにフイ
ールド分離絶縁層を付着し、 (j) 上記第１領域及び第２領域の境界部分を含む
非素子領域以外の領域から上記フイールド分離
絶縁層、上記第１領域の上記新しい酸化物層、
及び上記第２領域の上記第１絶縁層を除去し、 (k) 上記第１領域に残つている上記新しい酸化
物層及び上記第２領域に残つている上記第１絶
縁層の不純物を上記基体中に拡散させて上記フ
イールド分離絶縁層の下にフイールド分離ドー
ピング領域を形成すること を含む集積回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/660,673 US4558508A (en) | 1984-10-15 | 1984-10-15 | Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step |
| US660673 | 2000-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6196759A JPS6196759A (ja) | 1986-05-15 |
| JPH0244155B2 true JPH0244155B2 (ja) | 1990-10-02 |
Family
ID=24650502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60194030A Granted JPS6196759A (ja) | 1984-10-15 | 1985-09-04 | 集積回路の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4558508A (ja) |
| EP (1) | EP0178440B1 (ja) |
| JP (1) | JPS6196759A (ja) |
| CA (1) | CA1209280A (ja) |
| DE (1) | DE3584757D1 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197859A (ja) * | 1984-10-18 | 1986-05-16 | Matsushita Electronics Corp | 相補型ｍｏｓ集積回路の製造方法 |
| US4593459A (en) * | 1984-12-28 | 1986-06-10 | Gte Laboratories Incorporated | Monolithic integrated circuit structure and method of fabrication |
| US4633290A (en) * | 1984-12-28 | 1986-12-30 | Gte Laboratories Incorporated | Monolithic CMOS integrated circuit structure with isolation grooves |
| JPH0793282B2 (ja) * | 1985-04-15 | 1995-10-09 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US4866002A (en) * | 1985-11-26 | 1989-09-12 | Fuji Photo Film Co., Ltd. | Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof |
| JPH0648716B2 (ja) * | 1985-11-30 | 1994-06-22 | ヤマハ株式会社 | 集積回路装置の製法 |
| US4767721A (en) * | 1986-02-10 | 1988-08-30 | Hughes Aircraft Company | Double layer photoresist process for well self-align and ion implantation masking |
| WO1987005443A1 (en) * | 1986-03-04 | 1987-09-11 | Motorola, Inc. | High/low doping profile for twin well process |
| US4889825A (en) * | 1986-03-04 | 1989-12-26 | Motorola, Inc. | High/low doping profile for twin well process |
| US4748103A (en) * | 1986-03-21 | 1988-05-31 | Advanced Power Technology | Mask-surrogate semiconductor process employing dopant protective region |
| US4669178A (en) * | 1986-05-23 | 1987-06-02 | International Business Machines Corporation | Process for forming a self-aligned low resistance path in semiconductor devices |
| GB8710359D0 (en) * | 1987-05-01 | 1987-06-03 | Inmos Ltd | Semiconductor element |
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
| JPH03129818A (ja) * | 1989-10-16 | 1991-06-03 | Nec Corp | 半導体装置の製造方法 |
| JPH04252032A (ja) * | 1990-05-24 | 1992-09-08 | Micron Technol Inc | Ｎウエルスチーム酸化工程を省略し、ブランケットｐウエル打ち込み工程によりシリコン基板上にｎウエルおよびｐウエルを形成させる方法 |
| CA2032073A1 (en) * | 1990-12-12 | 1992-06-13 | Pierre Huet | Twin-tub fabrication method |
| EP0511877A1 (en) * | 1991-05-01 | 1992-11-04 | STMicroelectronics, Inc. | Manufacture of CMOS devices |
| KR940009997B1 (ko) * | 1991-05-03 | 1994-10-19 | 현대전자산업 주식회사 | Cmos의 단차없는 두개의 웰 제조방법 |
| JPH05267604A (ja) * | 1991-05-08 | 1993-10-15 | Seiko Instr Inc | 半導体装置の製造方法 |
| US5132236A (en) * | 1991-07-30 | 1992-07-21 | Micron Technology, Inc. | Method of semiconductor manufacture using an inverse self-aligned mask |
| JP3000739B2 (ja) * | 1991-08-22 | 2000-01-17 | 日本電気株式会社 | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 |
| US5252501A (en) * | 1991-12-30 | 1993-10-12 | Texas Instruments Incorporated | Self-aligned single-mask CMOS/BiCMOS twin-well formation with flat surface topography |
| US5525823A (en) * | 1992-05-08 | 1996-06-11 | Sgs-Thomson Microelectronics, Inc. | Manufacture of CMOS devices |
| US5314837A (en) * | 1992-06-08 | 1994-05-24 | Analog Devices, Incorporated | Method of making a registration mark on a semiconductor |
| US5350491A (en) * | 1992-09-18 | 1994-09-27 | Advanced Micro Devices, Inc. | Oxide removal method for improvement of subsequently grown oxides for a twin-tub CMOS process |
| US5583062A (en) * | 1995-06-07 | 1996-12-10 | Lsi Logic Corporation | Self-aligned twin well process having a SiO2 -polysilicon-SiO2 barrier mask |
| US5763302A (en) * | 1995-06-07 | 1998-06-09 | Lsi Logic Corporation | Self-aligned twin well process |
| US5770492A (en) * | 1995-06-07 | 1998-06-23 | Lsi Logic Corporation | Self-aligned twin well process |
| US5670393A (en) * | 1995-07-12 | 1997-09-23 | Lsi Logic Corporation | Method of making combined metal oxide semiconductor and junction field effect transistor device |
| KR0179831B1 (ko) * | 1995-07-27 | 1999-03-20 | 문정환 | 반도체 소자의 웰 형성방법 |
| US5523247A (en) * | 1995-08-24 | 1996-06-04 | Altera Corporation | Method of fabricating self-aligned planarized well structures |
| JPH09246400A (ja) * | 1996-03-02 | 1997-09-19 | Yamaha Corp | 半導体装置の製法 |
| CN1053995C (zh) * | 1996-11-05 | 2000-06-28 | 联华电子股份有限公司 | 一种集成电路之对准标记的制造方法 |
| US6017787A (en) * | 1996-12-31 | 2000-01-25 | Lucent Technologies Inc. | Integrated circuit with twin tub |
| KR100257997B1 (ko) * | 1997-12-30 | 2000-06-01 | 김규현 | 자기 정렬 마스크 형성 방법 |
| US6133077A (en) | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
| US6093585A (en) * | 1998-05-08 | 2000-07-25 | Lsi Logic Corporation | High voltage tolerant thin film transistor |
| US6797586B2 (en) * | 2001-06-28 | 2004-09-28 | Koninklijke Philips Electronics N.V. | Silicon carbide schottky barrier diode and method of making |
| US6703187B2 (en) * | 2002-01-09 | 2004-03-09 | Taiwan Semiconductor Manufacturing Co. Ltd | Method of forming a self-aligned twin well structure with a single mask |
| US6667205B2 (en) * | 2002-04-19 | 2003-12-23 | International Business Machines Machines Corporation | Method of forming retrograde n-well and p-well |
| US7407851B2 (en) * | 2006-03-22 | 2008-08-05 | Miller Gayle W | DMOS device with sealed channel processing |
| CN104064450A (zh) * | 2013-03-19 | 2014-09-24 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| US9749558B2 (en) | 2015-06-17 | 2017-08-29 | General Electric Company | System and method for utilizing X-ray detector having pixel with multiple charge-storage devices |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4013484A (en) * | 1976-02-25 | 1977-03-22 | Intel Corporation | High density CMOS process |
| JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
| US4144101A (en) * | 1978-06-05 | 1979-03-13 | International Business Machines Corporation | Process for providing self-aligned doping regions by ion-implantation and lift-off |
| US4244752A (en) * | 1979-03-06 | 1981-01-13 | Burroughs Corporation | Single mask method of fabricating complementary integrated circuits |
| US4306916A (en) * | 1979-09-20 | 1981-12-22 | American Microsystems, Inc. | CMOS P-Well selective implant method |
| US4282648A (en) * | 1980-03-24 | 1981-08-11 | Intel Corporation | CMOS process |
| US4315781A (en) * | 1980-04-23 | 1982-02-16 | Hughes Aircraft Company | Method of controlling MOSFET threshold voltage with self-aligned channel stop |
| DE3133841A1 (de) * | 1981-08-27 | 1983-03-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| US4411058A (en) * | 1981-08-31 | 1983-10-25 | Hughes Aircraft Company | Process for fabricating CMOS devices with self-aligned channel stops |
| US4435896A (en) * | 1981-12-07 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Method for fabricating complementary field effect transistor devices |
| US4435895A (en) * | 1982-04-05 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Process for forming complementary integrated circuit devices |
-
1984
- 1984-10-15 US US06/660,673 patent/US4558508A/en not_active Expired - Lifetime
-
1985
- 1985-06-25 CA CA000485177A patent/CA1209280A/en not_active Expired
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