JPS6197859A - 相補型ｍｏｓ集積回路の製造方法 - Google Patents

相補型ｍｏｓ集積回路の製造方法

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JPS6197859A
JPS6197859A JP59220030A JP22003084A JPS6197859A JP S6197859 A JPS6197859 A JP S6197859A JP 59220030 A JP59220030 A JP 59220030A JP 22003084 A JP22003084 A JP 22003084A JP S6197859 A JPS6197859 A JP S6197859A
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JP
Japan
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thin film
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well
film
mask
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JP59220030A
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Toshiaki Umemoto
梅本　利明
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Panasonic Holdings Corp
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Matsushita Electronics Corp
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Publication date
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    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、両ウェル方式の相補型ＭＯ３集積回路のより
簡便なセルフアライメント方式によるウェル領域形成方
法に関するものである。
従来例の構成とその問題点 相補型ＭＯＳ集積回路における最近のトランジスタサイ
ズの微細化の進行は、同一集積回路上のＮＭＯ３）ラン
ジスタとＰＭＯＳトランジスタとＯｅ性Ｏバランスをと
ることを困難にしている０このために、従来の単一ウエ
ル相補型ＭＯ３集積回路に代って、ＮＭＯ３およびＰＭ
Ｏ３の特性を個々に最適化することができる、いわゆる
両ウェル方式の相補型ＭＯＳ集積回路が注目されるよう
になってきた。両つェル方式相補型ＭＯ３集積回路にお
いては、Ｎウェル領域およびＰウェル領域をセル７アラ
イメント方式で、フォトマスク工程１回で形成すること
が、集積度向上および工程の簡略化のために必要である
。第１図ａ　−ｄには、セル７アライメントでＮウェル
およびＰウェル領域を形成する従来方法を示す。従来方
法では、第１図ａのように、シリコン基板１上に熱酸化
膜２およびシリコン窒化膜３を形成した後、写真食刻法
により°シリコン窒化膜の一部を選択的に除去し、その
領域に、第１図すに示すように、Ｎ型不純物の加速イオ
ン６を注入して、Ｎ型領域４を形成し、次いでシリコン
窒化膜３を酸化マスクとする選択酸化法により、前記Ｎ
型領域上に厚い二酸化シリコン膜２′を形成し、この厚
い二酸化シリコン膜２′をマスクとして、第１図Ｃに示
すようにＰ型不純物の加速イオン７を注入してＰ型領域
５を形成し、これをドライブインすることによって、第
１図ｄに示すようにＮウェル領域１ｏおよびＰウェル領
域１１を形成する。この従来方法においては、２回の熱
酸化工程、１回のシリコン窒化膜成長工程、および１回
のシリコン窒化膜エッチ工程を有するなど工程が複雑で
ある他、選択酸化工程においてしばしば酸化誘起欠陥を
発生するという問題点を有していた。
発明の目的 本発明は、前節に記した従来の両つェル方式相補型ＭＯ
Ｓ集積回路の製造方法が有していた問題点を解消するも
ので、簡便でしかも結晶欠陥を誘起することのない相補
型ＭＯ３集積回路の製造方法を提供するものである。
発明の構成 本発明は、フォトレジストパタンをマスクトシて、半導
体基板の一部分に一導電型の不純物をイオン注入する工
程、薄膜を全面被着する工程、前記フォトレジストを剥
離することにより、同７オトレジストバタン上の被着薄
膜を選択的に除去する工程、残存する前記被着薄膜をマ
スクとして、反対導電型の不純物イオンを注入する工程
、を有することを特徴とする相補型ＭＯＳ集積回路の製
造方法である。これにより、選択酸化工程なしに、フォ
トレジストハターン形成工程と薄膜形成工程とにより、
両ウェル方式の達成が可能である。
実施例の説明 本発明の実施例を、第２図ａ−ｄの工程順断面図を用い
て説明する。
本実施例では高抵抗Ｎ型シリコン基板を用いた両ウェル
ＣＭＯ３の製造方法を示す。
比抵抗２０〜６００ｍのＮ型シリコン基板１を熱酸化し
、厚さ約６０ｎｍの保護Ｓ　１０２膜２を表　　　　　
う面に形成し、次いでフォトリソグラフィー法により、
第２図ａに示すような、Ｎウェル領域形成のだめのイオ
ン注入層４を形成する部分に窓のあいたフォトレジスト
パタン８を形成し、Ｎ型不純物の加速イオン６、たとえ
ばリンイオンを加速電圧１００Ｋｖで約５Ｘ１０／ｃ＋
ｄ　　だけ注入する。次に、第２図すに示すように、°
スパッタ蒸着法により、アルミニウム薄膜９を厚さ約１
ＡｒＱだけ蒸着する。次に発煙硝酸を用いて、フォトレ
ジスト８を湿式で剥離する。この際フォトレジスト８上
に蒸着されたアルミニウム薄膜９はリフトオフされ、ア
ルミニウム薄膜９はＮウェル領域上のみに残される。次
に、第２図Ｃに示すように、このアルミニウム薄膜９を
マスクとして、Ｐ型不純物の加速イオン７、たとえばポ
ロンイオンを加速電圧６０Ｋｖで７Ｘ１０　　、に−だ
け注入して、Ｐ型イオン注入層６を形成する。次に、残
存するアルミニウム薄膜９を燐酸系のエツチング液を用
いて湿式で除去し、さらに保護ＳｉＯ２膜２の表面層を
洗浄のため除去した後、ドライブインを行なうことにょ
シ、第２図ｄに示すように、Ｎウェル領域１ｏおよびＰ
ウェル領域１１を形成する。なお、第２図ｄ中の二酸化
シリコン膜２″はドライブイン工程で形成されたもので
ある。以後の工程は、通常の両つェル方式相補型ＭＯ３
集積回路の製造工程に準じるので、省略する。
発明の効果 本発明によると、極めて簡便な方法により、結晶欠陥の
発生を見ることなく、セル７アライメント方式により、
両ウェル方式相補型ＭＯＳ集積回路を製造することが可
能となった。
【図面の簡単な説明】
第１図ａ−ｄは、従来例の工程順断面図、第２図ａ　−
ｄは本発明の実施例の工程順断面図である。 １・・・・・・シリコン基板、２．２’、２“曲・・二
酸化シリコン膜、３・・・・・・シリコン窒化膜、４・
山・・Ｎ型イオン注入層、６・・・・・・Ｐ型イオン注
入層、６・・・・・・Ｎ型不純物の加速イオン、了・・
・・・・Ｐ型不純物の加速イオン、８・・・・・・フォ
トレジスト、９・・・・・・アルミニウム薄膜、１０・
・・・・・Ｎウェル領域、１１・・・・・・Ｐウェル領
域。 代理人の氏名　弁理士　中　尾　敏　男　はが１名第１
図 第２図

Claims (1)

    【特許請求の範囲】
  1. フォトレジストパタンをマスクとして、半導体基板の一
    部分に一導電型の不純物をイオン注入する工程、薄膜を
    全面被着する工程、前記フォトレジストを剥離すること
    により、同フォトレジストパタン上の前記被着薄膜を選
    択的に除去する工程、残存する前記薄膜をマスクとして
    、前記半導体基板の他部分に反対導電型の不純物イオン
    を注入する工程、を有することを特徴とする相補型ＭＯ
    Ｓ集積回路の製造方法。
JP59220030A 1984-10-18 1984-10-18 相補型ｍｏｓ集積回路の製造方法 Pending JPS6197859A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02501611A (ja) * 1986-11-28 1990-05-31 ジェネラル　エレクトリック　セージェーエール　エス．アー． 複数の圧電素子からなる棒状体を備える超音波装置用プローブ
KR100677997B1 (ko) 2005-12-28 2007-02-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4767721A (en) * 1986-02-10 1988-08-30 Hughes Aircraft Company Double layer photoresist process for well self-align and ion implantation masking
CA2032073A1 (en) * 1990-12-12 1992-06-13 Pierre Huet Twin-tub fabrication method
DE19534784C1 (de) * 1995-09-19 1997-04-24 Siemens Ag Halbleiter-Schaltungselement und Verfahren zu seiner Herstellung
US6017787A (en) * 1996-12-31 2000-01-25 Lucent Technologies Inc. Integrated circuit with twin tub

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
US4480375A (en) * 1982-12-09 1984-11-06 International Business Machines Corporation Simple process for making complementary transistors
US4558508A (en) * 1984-10-15 1985-12-17 International Business Machines Corporation Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02501611A (ja) * 1986-11-28 1990-05-31 ジェネラル　エレクトリック　セージェーエール　エス．アー． 複数の圧電素子からなる棒状体を備える超音波装置用プローブ
KR100677997B1 (ko) 2005-12-28 2007-02-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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EP0181501A3 (en) 1987-05-06
EP0181501A2 (en) 1986-05-21

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