JPH0244598A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
クロックドスタティック型ＲＡＭ　（ランダム・アクセ
ス・メモリ）等に利用して特に有効な技術に関するもの
である。

〔従来の技術〕

そのメモリアレイ及び周辺回路をＣＭＯ３（相補型ＭＯ
３）により構成することで、動作の高速化と低消費電力
化を図ったＣＭＯＳスタティック型ＲＡＭがある。また
、このようなＣＭＯＳスタティック型ＲＡＭを基本構成
とし、周辺回路をダイナ（７り化することでさらに低消
費電力化を図ったクロックドスタティック型ＲＡＭがあ
る。

クロックドスタティック型ＲＡＭについては、例えば、
特開昭６１−１３４９８５号公報等に記載されている。

〔発明が解決しようとする課題〕

第５図には、この発明に先立って本願発明者等が開発し
たクロックドスタティック型ＲＡＭのセンスアンプＳＡ
の回路図が示されている。同図において、クロックドス
タティック型ＲＡＭは、例えば３２ビットの記憶データ
を同時に入出力するいわゆる多ピント構成とされ、その
センスアンプＳＡには、読み出しデータの各ビットに対
応した３２（ｌＩの単位センスアンプＵＳＡＯ〜ＵＳＡ
３１が設けられる。これらの単位センスアンプは、第５
図の単位センスアンプＵＳＡＯ及びＬＩＳＡ３１に代表
して示されるように、プリチャージ回路ＰＣ，レベルシ
フト回路ＬＳ、センス回路ＳＣ及び出力ラッチＯＬをそ
れぞれ含む。このうち、プリチャージ回路ＰＣは、タイ
ミング信号φｓａに従って選択的にオン状態とされる２
個のＰチャンネルＭＯＳ　Ｆ　ＥＴＱ　７及びＱ８を含
み、クロックドスタティック型ＲＡＭがＪＦ−選択状態
とされるとき対応する相補共通データ線ＣＤ０−ＣＤ３
１　　（ここで、例えば非反転共通データ線ＣＤＯと反
転共通データ線ＣＬ）０をあわせて相補共通データ線Ｃ
ＤＯのように表す、以下同様）を回路の電源電圧のよう
なハイレベルにプリチャージする。レベルシフト回路Ｌ
Ｓは、上記タイミング信号φｓａに従って選択的に動作
状態とされ、選択されたメモリセルから対応する相補共
通データ縁立Ｄｏ−ＣＤ３１を介して出力される読み出
し信号の直流レベルをシフトする。同様に、センス回路
ＳＣは、上記タイミング信号φｓａに従って選択的に動
作状態され、対応する上記レベルシフト回路ＬＳを介し
て伝達される読み出し信号を増幅する。さらに、出力ラ
ッチＯＬは、対応する上記センス回路ＳＣから出力され
る読み出しデータを取り込み、データ出力ハフファＤＯ
Ｂに伝達する。各センス回路ＳＣの反転内部出力ノード
ｄｎＱ〜ｄｎ３１と回路の電源電圧との間には、上記タ
イミング信号φｓａに従って選択的にオン状態とされる
Ｐチャンネル型のプリセットＭＯＳＦＥＴＱ１５等が設
けられる。これにより、クロックドスタティック型ＲＡ
Ｍが非選択状態とされるとき、上記反転内部出力ノード
ｄｎｏ−ｄｎ３１はハイレベルにプリセフ）され、内部
出力信号ｒｄｏ＝ｒｄ３１がロウレベルに固定される。

ところが、上記クロックドスタティック型ＲＡＭには次
のような問題点があることが、明らかとなった。すなわ
ち、センスアンプＳＡの各単位センスアンプＵＳＡＯ〜
ＵＳＡ３１を構成するレベルシフト回路ＬＳ及びセンス
回路ＳＣ等は、前述のように、タイミング信号φｓａに
従って選択的に動作状態とされる。また、クロックドス
タティック型ＲＡＭのりカバリイタイムに影響を与える
相補共通データ瞭旦ＤＯ−ＣＤ３１ならびに反転内部出
力ノードｄｎＯ”ｄｎ３１のレベルは、前述のように、
タイミング信号φＳａがロウレベルとされることで、選
択的にプリチャージされる。

ここで、上記タイミング信号φａａは、クロックドスタ
ティック型ＲＡＭが読み出しモードとされるとき、タイ
ミング発生回路ＴＧから供給されるタイミング信号φｃ
ｓに従って形成され、このタイミング信号φｃｅは、第
６図に示されるように、起動クロック信号すなわちチン
ブイネーブル信号ＣＥに従って形成される。つまり、読
み出し信号の増幅動作°がすでに終了しかつこれらの読
み出し信号がすでに対応する出力ラッチＯＬに取り込ま
れているにもかかわらず、チップイネーブル信号ＣＥが
ロウレベルとされクロックドスタティック型ＲＡＭが選
択状態とされる間、センスアンプＳＡに設けられる３２
個のレベルシフト回路ＬＳ及びセンス回路ＳＣが連続的
に動作状態とされ、また相補共通データ線や反転内部出
力ノードのプリチャージあるいはプリセット動作が禁止
される。

このため、センスアンプＳＡならびにメモリアレイ周辺
回路の動作電流が充分削減できず、クロックドスタティ
ッ°り型ＲＡＭの低消費電力化が制限されるとともに、
クロックドスタティック型ＲＡＭのりカバリイタイムが
増大し、そのサイクルタイムの高速化が制限される。

この発明の目的は、低消費電力化を図ったクロックドス
タティック型ＲＡＭ等の半導体記憶装置を提供すること
にある。この発明の他の目的は、クロックドスタティッ
ク型ＲＡＭ等の半導体記憶装置のりカバリイタイムを短
縮しそのサイクルタイムを高速化することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、多ビット構成とされるクロックドスタティッ
ク型ＲＡＭ等において、センスアンプの出力信号の論理
レベルが確定されあるいはセンスアンプの出力信号が後
段の出力ラッチに伝達された時点で、センスアンプ及び
メモリアレイ周辺回路等の動作を停止し、かつ相補共通
データ線及び内部出力ノード等のプリチャージあるいは
プリセット動作を開始するものである。

〔作　　用〕

上記した手段によれば、センスアンプ及びメモリアレイ
周辺回路等を必要最小の期間だけ動作状態とし、その動
作電流を削減できるとともに、クロックドスタティック
型ＲＡＭのりカバリイタイムを高速化できる。これによ
り、多ビット構成とされるクロックドスタティック型Ｒ
ＡＭ等の低消費電力化を推進し、そのサイクルタイムを
さらに高速化することができる。

〔実施例〕

第２図には、この発明が通用されたクロックドスタティ
ック型ＲＡＭの一実施例の回路ブロック図が示されてい
る。また、第１図には、第２図のクロックドスタティッ
ク型ＲＡＭのセンスアンプＳＡの一実施例の回路図が示
されている。これらの図に従って、この実施例のクロッ
クドスタティック型ＲＡＭの構成と動作の概要ならびに
その特徴を説明する。なお、第１図及び第２図に示され
る各回路素子ならびに各ブロックを構成する回路素子は
、公知のＣＭＯ３集積回路の製造技術により、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上において形成される。また、以下の図において、チャ
ンネル（バンクゲート）部に矢印が付加されるＭＯＳＦ
ＥＴはＰチャンネル型であり、矢印の付加されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。

この実施例のクロックドスタティック型ＲＡＭは、特に
制限されないが、３２ビットの記憶データを同時に入出
力するいわゆる多ビット構成のＲＡＭとされる。クロッ
クドスタティック型ＲＡＭは、半導体基板の大半の面積
を占めて配置されるメモリアレイＭＡＲＹをその基本構
成とする。メモリアレイＭＡＲＹは、特に制限されない
が、同時に入出力される記憶データの各ビットに対応し
て設けられる３２個のサブメモリアレイＳＭＯ〜ＳＭ３
１を含む。

第２図において、メモリアレイＭＡＲＹを構成するサブ
メモリアレイ５Ｍ０−３Ｍ３１は、特に制限されないが
、第２図の水平方向に平行して配置されるｍ＋１本のワ
ード線ＷＯ〜Ｗｍと、垂直方向に平行して配置されるｆ
ｉ＋１組の相補データ線ＤＯ−ＤＯ−Ｄｎ−Ｄｎ及びこ
れらのワード線と相補データ線の交点に配置される（ｍ
＋１）Ｘ（ｎ＋１）個のスタティック型メモリセルＭＣ
とをそれぞれ含む。

サブメモリアレイＳＭＯ〜ＳＭ３１を構成する各メモリ
セルＭＣは、特に制限されないが、第２図に例示的に示
されるように、ＰチャンネルＭＯＳＦＥＴＱ３及びＮチ
ャンネルＭＯＳＦＥＴＱ２１ならびにＰチャンネルＭＯ
ＳＦＥＴＱ４及びＮチャンネルＭＯＳＦＥＴＱ２２から
なる２（ｖＡ）ｃＭＯＳインバータ回路を含む。これら
のＣＭＯＳインバータ回路は、その入力端子及び出力端
子が互いに交差接続されることで、クロックドスタティ
ック型ＲＡＭの記憶素子となるラッチを構成する。また
、これらのＣＭＯＳインバータ回路の共通結合された入
力端子及び出力端子は、各ラッチの人出力ノードとされ
る。メモリアレイＭＡＲＹの同一の列に配置されるｍ＋
ｌｆ囚のメモリセルＭＣのラッチの入出力ノードは、Ｎ
チャンネル型の伝送ゲー）ＭＯ５ＦＢＴＱ２３及びＱ２
４等を介して、対応する相補データ線ＤＯ−Ｄｏ−Ｄｎ
・１）ｎにそれぞれ共通結合される。また、メモリアレ
イＭＡＲＹの同一の行に配置されるｎ　＋　１　ｆｉｌ
のメモリセルＭＣの上記伝送ゲー）ＭＯＳＦＥＴＱ２３
及びＱ２４等のゲートは、対応するワード線Ｗ　Ｏ−Ｗ
　ｍにそれぞれ共通結合される。

メモリアレイＭＡＲＹのサブメモリアレイ５Ｍ０−３Ｍ
３１を構成するワード線ＷＯ〜Ｗｍは、Ｘアドレスデコ
ーダＸＡＤに結合され、択一的に選択状態とされる。Ｘ
アドレスデコーダＸＡＤには、ＸアドレスハフファＸＡ
Ｂからｉ＋ｌビットの相補内部アドレス信号上ｘＯ〜ａ
ｘｉ　　（ここで、例えば非反転内部アドレス信号ａｘ
Ｑと反転内部アドレス信号７７１をあわせて相補内部ア
ドレス信号ａｘＯのように表す。以下同様）が供給され
、タイミング発生回路ＴＯからタイミング信号φＣｅが
供給される。タイミング信号φｃｅは、特に制限されな
いが、クロックドスタティック型ＲＡＭが選択状態とさ
れるとき、所定のタイミングでハイレベルとされる。ま
た、後述するように、センスアンプＳＡによる読み出し
信号の増幅動作が終了しその出力信号の論理レベルが確
定された時点で、ロウレベルに戻される。

ＸアドレスデコーダＸＡＤは、上記タイミング信号φｃ
ｅがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ＸアドレスデコーダＸＡ
Ｄは、上記相補内部アドレス信号ａｘＱ〜ａｘｉをデコ
ードし、メモリアレイＭＡＲＹの対応するワード線を択
一的にハイレベルの選択状態とする。前述のように、セ
ンスアンプＳＡによる読み出し信号の増幅動作が終了し
上記タイミング信号φｃｅがロウレベルとされると、Ｘ
アドレスデコーダＸＡＤの動作は停止される。その結果
、ＸアドレスデコーダＸＡＤの動作電流が削減されると
ともに、すべてのワード線ＷＯ〜Ｗｍがロウレベルの非
選択状態とされ、メモリアレイＭＡＲＹの各メモリセル
ＭＣに対する動作電流も削減される。

ＸアドレスバッファＸＡＢは、アドレス入力端子ＡＸＯ
〜ＡＸｉを介して供給されるｉ＋ｌビ。

トのＸアドレス信号ＡＸＯ”ＡＸｉを取り込み、これを
保持する。またこれらのＸアドレス信号ＡＸＯ”ＡＸｉ
をもとに、上記相補内部アドレス信号ａｘＱ〜ａｘｉを
形成し、ＸアドレスデコーダＸＡＤに供給する。

一方、メモリアレイＭＡＲＹのサブメモリアレイＳＭＯ
〜５Ｍ３１を構成する相補データ線ＤＯ・■１〜Ｄｎ　
−Ｄｎは、特に制限されないが、その一方において、対
応するＰチャンネル型のプリチャージＭＯＳＦＥＴＱＩ
　−Ｑ２を介して回路の電源電圧に結合され、その他方
において、カラムスイッチＣ３Ｗの対応するスイッチＭ
ＯＳ　Ｆ　ＥＴＱ５・Ｑ２５及びＱ６・Ｑ２６を介して
、対応する相捕共通データ線ＣＤＯ〜−ＣＤ３１にそれ
ぞれ選択的に接続される。

プ’）チ＋−ジＭＯＳＦＥＴＱＩ−Ｑ２のゲートには、
タイミング発生回路ＴＧから上述のタイミング信号φｃ
ｅが共通に供給される。プリチャージＭＯＳＦＥＴＱＩ
　・Ｑ２は、クロ７クドスタテイノク型ＲＡＭが非選択
状態とされ上記タイミング信号φＣ６がロウレベルとさ
れることで選択的にオン状態となり、対応する相補デー
タ線ＤＯ・ＤＯ＝Ｄｎ−Ｄｎの↓反転信号線及び反転信
号線を回路の電源電圧のようなハイレベルにプリチャー
ジする。クロックドスタティック型ＲＡＭが選択状管と
され上記タイミング信号φＣｅがハイレー・ルとされる
とき、これらのプリチャージＭＯ３はオフ状態となる。

カラムスイッチＣ８Ｗは、特に制限されないが、メモリ
アレイＭＡＲＹのサブメモリアレイＳＭＯ〜５Ｍ３１の
相補データ線ＤＯ−ＤＯ〜Ｄｎ　−ＤＷに対応して設け
られる３２Ｘ　（ｎ＋１）対の相補スイッチＭＯＳＦＥ
′ｒＱ５−Ｑ２５及びＱ６・Ｑ２６を含む、これらのス
イッチＭＯＳ　Ｆ　ＥＴの一方は、メモリアレイＭＡＲ
Ｙの対応するサブメモリアレイＳＭＯ〜５Ｍ３１の対応
する相補データ線Ｄｏ−ＤＯ−〜Ｄｎ−Ｄｎにそれぞれ
結合され、その他方は、対応する相補共通データ線−Ｃ
ＤＯ〜ＣＤ３１にそれぞれ共通結合される。各列のスイ
ッチＭＯＳＦＥＴＱ５・Ｑ６及びＱ２５・Ｑ２６のゲー
トはそれぞれ共通結合され、ＹアドレスデコーダＹＡＤ
から対応するデータ線選択信号ＹＯ〜Ｙｎあるいはその
インバータ回路Ｎ１による反転信号がそれぞれ供給され
る。

カラムスイッチＣ５Ｗの各列のスイッチＭＯＳＦＥＴＱ
５・Ｑ２５〜Ｑ６・Ｑ２６は、対応する上記データ線選
択信号ＹＯ〜Ｙｎが択一的にノ＼イレベルとされること
でオン状態となり、サブメモリアレイ３　ＭＱ　−３Ｍ
　３１の対応する相補データ線ＤＯ−Ｄｏ〜Ｄｎ　−Ｄ
ｎと対応する相補共通データ線ＣＤ０−旦０３１とを選
択的に接続状態とする。その結果、各サブメモリアレイ
から１個ずつ合計３２個のメモリセルＭＣが同時に選択
され、センスアンプＳＡ又はライトアンプＷＡの対応す
る単位回路に接続される。

ＹアドレスデコーダＹＡＤには、ＹアドレスバッファＹ
ＡＢからｊ＋ｌビットの相補内部アドレス信号ａｙＯ−
ａｙｊが供給され、またタイミング発生回路ＴＧから上
述のタイミング信号φｃｅが供給される。

ＹアドレスデコーダＹＡＤは、上記タイミング信号φＣ
Ｑがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ＹアドレスデコーダＹＡ
Ｄは、上記相補内部アドレス信号ａｙＱ〜ａｙｊをデコ
ードして、対応する上記データ線選択信号ＹＯ〜Ｙｎを
択一的にノーイレベルとする。クロックドスタティック
型ＲＡＭが読み出しモードとされかつセンスアンプＳＡ
による読み出し信号の増幅動作が終了して上記タイミン
グ信号φｃｅがロウレベルとされると、Ｙアドレスデコ
ーダＹＡＤの動作は停止される。

相補共通データＶＭ旦Ｄｏ〜−ＣＤ３１は、ライ１゜ア
ンプＷＡの対応する単位回路の出力端子にそれぞれ結合
されるとともに、センスアンプＳＡの対応する単位回路
の入力端子にそれぞれ結合される。

ライトアンプＷＡの各単位回路の入力端子は、データ入
力バッファＤＩＢの対応する単位回路の出力硝子にそれ
ぞれ結合される。データ人カバ・ノファＤＩＢの各単位
回路の入力端子は、さらに対応するデータ入出力端子Ｄ
Ｏ−Ｄ３１にそれぞれ結合される。同様に、センスアン
プＳＡの各単位回路の出力端子は、データ出力バッファ
ＤＯＢの対応する単位回路の入力端子にそれぞれ結合さ
れる。

データ出カバソファＤＯＢの各単位回路の出力端子は、
さらに対応する上記データ入出力端子り。

〜Ｄ３１にそれぞれ共通結合される。ライトアンプＷＡ
には、タイミング発生回路ＴＯから、タイミング信号ψ
ｗｅが供給される。また、センスアンプＳＡ及びデータ
出力バッファＤＯＢには、タイミング発生回路ＴＧから
、タイミング信号φＣｅ及びφｏｅがそれぞれ供給され
る。ここで、タイミング信号φｗｅは、クロックドスタ
ティック型ＲＡＭが書き込み動作モードで選択状態とさ
れるとき、所定のタイミングで一時的にハイレベルとさ
れる。また、タイミング信号φｏｅは、クロックドスタ
ティック型ＲＡＭが読み出しモードで選択状態とされる
とき、所定のタイミングでハイレベルとされる。

データ入力バッファＤｒＨの各単位回路は、クロックド
スタティック型ＲＡＭが書き込みモードとされるとき、
データ入出力端子Ｄθ〜０３１を介して外部から供給さ
れる３２ビットの書き込みデータを取り込み、ライトア
ンプＷＡの対応する単位回路に伝達する。

ライトアンプＷＡの各単位回路は、クロックドスタティ
ック型ＲＡＭが署き込みモードとされ上記タイミングφ
ｗ６がハイレベルとされることで、選択的に動作状態と
される。この動作状態において、ライトアンプＷＡの各
単位回路は、上記データ入カバソファＤＩＢを介して伝
達される署き込みデータを相補書き込み信号とし、対応
する相補共通データ線ＣＤＯ〜ＣＤ３１を介して、サブ
メモリアレイ５Ｍ０−３Ｍ３１の選択されたメモリセル
ＭＣに供給する。特に制限されないが、タイミング信号
φｗ６がロウレベルとされるとき、ライトアンプ〜ＶＡ
の各単位回路の出力はハイインピーダンス状態とされる
。

センスアンプＳＡは、第１図に示されるように、相補共
通データ縁立ＤＯ−ＣＤ３１に対応して設けられる３２
個の単位センスアンプＵＳＡＯ−ＵＳＡ３１を含む。単
位−４’　７　ス’？　７プＵＳＡＯ−ＵＳＡ３１は、
特に制限されないが、第１図の単位センスアンプＩＪ　
Ｓ　Ａ　Ｏ及びＵＳＡ３１に代表して示されるように、
プリチャージ回路ＰＣ，レベルシフト回路ＬＳ、センス
回路ｓｃＰ及びＳＣＮならびに出力ラッチＯＬをそれぞ
れ含む。

単位センスアンプＵＳＡＯ〜ＵＳＡ３１のプリチャージ
回路ＰＣは、特に制限されないが、相補共通データ縁立
ＤＯ−旦Ｄ３１の非反転信号線及び反転信号線と回路の
電源電圧との間に設けられる一対のＰチャンネルＭＯＳ
ＦＥＴＱ？及びＱ８をそれぞれ含む。これらのＭｏ３Ｆ
ＥＴＱ７及びＱ８のゲートはすべて共通結合され、タイ
ミング発生回路ＴＯから上述のタイミング信号φｃｅが
供給される。

これにより、プリチャージ回路ＰＣのＭｏ５ＦＥＴＱ７
及びＱ８は、Ｌ記タイミング信号φｃｅがロウレベルと
されるときすなわちクロックドスタティック型ＲＡＭが
非選択状態とされるとき、選択的にオン状態となり、対
応する相補共通データ線−ＣＤＱ〜−〇Ｄ３１の非反転
信号線及び反転信号線を回路の電源電圧のようなハイレ
ベルにプリチャージする。

単位センスアンプｔＪ　Ｓ　Ａ　Ｏ〜ＵＳＡ３１のレベ
ルシフト回路ＬＳは、特に制限されないが、差動形態と
される一対のＮチャンネルＭｏ３ＦＥＴＱ２７及びＱ２
Ｂと、これらのＭＯＳＦＥＴのソース側に設けられるも
う一対のＮチャンネルＭｏ３ＦＥＴＱ２９及びＱ３０と
を含む。Ｍｏ３ＦＥＴＱ２７及びＱ２８のドレインは回
路の電源電圧に結合され、Ｍｏ３ＦＥＴＱ２９及びＱ３
０の共通結合されたソースは、ＮチャンネルＭＯ５ＦＥ
ＴＱ３１を介して回路の接地電位に結合される。ＭＯＳ
ＦＥＴＱ２７及びＱ２８のゲートは、対応する相補共通
データ縁立ＤＯ〜旦Ｄ３１の非反転信号線及び反転信号
線にそれぞれ結合される。ＭＯＳＦＥＴＱ２９のゲート
は、そのドレインに結合され、さらにＭＯＳＦＥＴＱ３
０のゲートに共通結合される。これにより、ＭＯＳＦＥ
ＴＱ２９及びＱ３０は、電流ミラー形態とされる。ＭＯ
ＳＦＥＴＱ３１のゲートには、特に制限されないが、ア
ンドゲート回路ＡＧ２の出力信号すなわちタイミング信
号φｓａが供給される。ＭＯＳ　Ｆ　ＥＴＱ２９及びＱ
３０のソース電位は、相？＋ｌｉ読み出し信号ｓｄＯ・
５ｄｏ−ｓｄ３１−ｓｄ３１として、センス回路ＳＣＰ
及びＳＣＮに供給される。

ところで、アンドゲート回路ＡＧ２の一方の入力端子に
は、タイミング発生回路ＴＧから上述のタイミング信号
φｃｅが供給され、その他方の入力端子には、内部制御
信号ｒｍが供給される。ここで、内部制御信号ｒｍは、
クロックドスタティック型ＦＯＡＭが読み出しモードで
選択状態とされるとき、選択的にハイレベルとされる。

その結果、アントゲート回路ＡＧ２の出力信号すなわち
タイミノグイ４号φｓａは、クロックドスタティック型
ＲＡＭが読み出しモードで選択状態とされかつ上記タイ
ミング信号φｃｏがハイレベルとされるとき、選択的に
ハイレベルとされる。

これらのことから、各単位センスアンプのレベルシフト
回路ＬＳは、クロックドスタティック型ＲＡＭが読み出
しモードで選択状態とされ上記タイミング（ｆｆ号φｓ
ａ力（ハ・ｆレベルとされることで、選択的に動作状態
とされる。このとき、レベルシフト回路しＳのＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　２７及びＱ２８のゲートには、メモ
リアＬ／イＭＡＲＹの対応するサブメモリアレイＳ　Ｉ
ｖｉ　Ｏ＝　Ｓ　Ｍ　３１の選択されたメモリセルＭＣ
から対応する相補共通データ１ＪＩＣＤＯ〜−９−０３
１を介して、所定の読み出し信号が供給される。前述の
ように、クロックドスタテイ。

り型ＲＡＭが非選択状態とされるとき、各サブメτなら
びに相補共通データ線ＣＤＯ〜ＣＤ３１は、回路の電源
電圧のようなハイレベルにプリチャージされる。したが
って、上記読み出し信号は、回路の電源電圧に近い比較
的高いレベルをその中心レベルとするものとなり、レベ
ルシフト回路ＬＳのＭ　ＯＳ　Ｆ　Ｅ　ＴＱ　２７及び
Ｑ２８がともにオン状態となる。これにより、ｉｖｉ　
ＯＳ　ＦＥ　Ｔ　Ｑ　２７及びＱ２８のソース電位すな
わち相？！読み出し信号５ｄＯ−ｓｄＯ”−５ａ３１−
ｓｄ３１は、ＭＯＳＦＥＴＱ２７とＱ２９あるいはＭＯ
ＳＦＥＴＱ２８とＱ３０のコンダクタンス比によって決
まる所定のバイアスレ・・・ルを中心として、上記読み
出し信号と同相で変化する。つまり、相捕共通データ線
ＣＤＯ〜−ＣＤ３ｉを介して伝達される読み出し信号は
、対応するレベルシフト回路ＬＳによってその直流レベ
ルがシフトされることで、センス回路ＳＣＰ及び−５Ｃ
Ｎの感度が最大となる効果的なバイアスレベルを持つも
のとされる。

単位センスアンプＵ　Ｓ　Ａ　Ｏ＝　Ｕ　Ｓ　Ａ　３１
のセンス回路ＳＣＰは、特に制限されないが、差動形態
とされる一対のＮチャンネルＭＯ８ＦＨＴＱ３２（第２
のＭＯＳＦＥＴ）及びＱ３３　（第１のＭＯＳＦＥＴ）
と、これらのＭＯＳＦＥＴのドレイン側に設けられる一
対のＰチャンネルＭＯＳ　Ｆ　ＥＴＱ９　（第４のＭＯ
ＳＦＥＴ）及びＱＩＯ（第３のＭＯＳＦＥＴ）とを含む
。ＭＯ５ＦＥＴＱ９及びＱＩＯのソースは回路の電源電
圧に結合され、ＭＯＳ　Ｆ　Ｂ　’Ｔ’　Ｑ　３２及び
Ｑ３３の共通結合されたソースと回路の接地電位との間
には、Ｎチャンネル型の駆動ＭＯ３Ｆ’ＥＴＱ３４　（
第５のＭＯ３ＦＥ１゛）が設けられる。ＭＯＳＦＥＴＱ
１０のゲートは、そのドレインに結合され、さらにＭＯ
ＳＦＥＴＱ９のゲートに結合される。これにより、ＭＯ
５）’Ｆ、ＴＱ９及びＱ１０は、電流ミラー形態とされ
る。Ｍ　ＯＳ　ｒ”　Ｅ　”Ｉ’　Ｑ　３２及びＱ３３
のゲー１−には、対応する上記レベルシフト回路り、Ｓ
の出力信号すなわち相補読み出し信号５ｄＱ−ｓｄＯ〜
５ｄ３１−ｓｄ３１がそれぞれ供給される。ＭＯＳＦＥ
ＴＱ３４のゲートには、上記タイミング信号φｓａが供
給される。

ＭＯＳＦＥＴＱ３２のトレインは、さらにＣＭＯＳイン
バータ回路Ｎ２の入力端子に結合される。

このインバータ回路Ｎ　２の入力端子と回路の電源電圧
との間には、そのゲートに上記タイミング信号φｓａを
受けるＰチャンネル型のプリセットＭＯ３ＦＥ′ｒＱ１
３が設けられる。インバータ回路Ｎ２の出力信号は、そ
れぞれ非反転内部出力信号ｄｐｏ〜ｄＰ３１とされる。

同様に、電位センスアンプＵＳＡＯ〜ＵＳＡ３１のセン
ス回路ＳＣＮは、差勅形畑とされる一対のＮチャンネル
ＭＯＳＦＥＴＱ３５　（第１のＭＯ８ＦＥ”ｆ”）及び
Ｑ３６　（第２のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　）と、これら
のＭＯＳＦＥＴのドレイン例に設けられる一対のＰチャ
ンネルＭＯ５ＦＥＴＱＩＩ　　（第３のＭＯＳＦＥＴ）
及びＱ　ｉ　２　Ｃｍ□１　ノＭＯＳ　Ｆ　ＥＴ）とを
合む、　ＭＯＳ　Ｆ　Ｆ、’Ｔ’　Ｑ　１　ｉ及びＱ１
２のソースは回路の電源電圧に結合され、ＭＯＳＦＥＴ
Ｑ３５及びＱ３６の共通結合されたソースと回路の接地
電位との間には、Ｎチャ二／ネル型の駆動ＭＯＳＦＥＴ
Ｑ３７　　Ｃ第５のＭＯＳＦＥＴ）が設けられる。ＭＯ
ＳＦＥＴＱＩ　１のゲートは、そのドレインに結合され
、さらにＭＯＳＦＥＴＱＩ　２のゲートに結合される。

これにより、ＭＯＳ　Ｆ　ＥＴＱｌｌ及びＱ１２は、電
流ミラー形態とされる。

ＭＯＳＦＥＴＱ３５及びＱ３６のゲートには、対応する
上記レベルシフト回路ＬＳの出力信号すなわち相補読み
出し信号ｓｄｏ・ｓｄｏ〜５ｄ３１・５ｄ３１がそれぞ
れ供給される。ＭＯＳＦＥＴＱ３７のゲートには、上記
タイミング信号φｓａが供給される。

ＭＯＳＦＥＴＱ３６のドレインは、さらにＣ上４０Ｓイ
ンバ一タ回路Ｎ３の入力端子に結合される。

このインパーク回路＼３の入力端子と回路の電源電圧と
の間には、そのゲートにＥ記タイミング信号φｓａを受
けるＰチャンネル型のプリセットＭＯ５ＦＥＴＱ１４が
設けられる。インバータ回路Ｎ３の出力信号は、それぞ
れ非反転内部出力信号ｄｎｏ＝ｄｎ３１とされる。

クロックドスタティック型ＲＡＭが非選択状態あるいは
暑き込みモードとされ上記タイミング信号ψｓａがロウ
レベルとされるとき、センス回路ｓｅｐ及びＳＣＨの駆
動ＭＯＳＦＥＴＱ３４及びＱ３７はオフ状態となり、プ
リセンＩ−ＭＯＳＦＥＴＱｉ３及びＱ１４がオン状態と
なる。したがって、センス回路ＳＣＰ及びＳＣＮはとも
に非動作状態とされ、ＭＯ５ＦＥＴＱ３２及びＱ３（ｉ
のビレ１′ン電位すなわち反転内部出力信号ａｐｏ−ｄ
ｐ３　ｉ及びｄ　ｒＩＱ　〜ｄ　ｎ　ｓ　Ｉは、ともに
不確定レー・ルになろうとする。ところが、前述のよう
に、プリセンｌ−Ｍ　ＯＳ　Ｆ　Ｅ　′「Ｑ　ｌ　３及
びＱ１４がオン状態となるため、これらの反転内部出力
信号は、すべて回路の電源電圧のようなハイレベルとさ
れる。その結果、インバータ回路Ｎ２及びＮ３の出力信
号すなわち非反転内部出力信号ｄｐＯ−ｄｐ３１及びｄ
ｎＱ〜ｄｎ３　ｊは、すべてロウレベルに確定される。

これにより、ＣＭ　ＯＳインバータ回路Ｎ２〜Ｎ３の雷
通電流が防止される。

一方、クロックドスタティック型ＲＡＭが読み出しモー
ドで選択状態とされ上記タイミング信号φ３ｄがハイレ
ベルとされると、駆動ＭＯＳＦＥＴＱ３４及びＱ３７が
オン状態となり、プリセットＭＯＳＦＥＴＱ１３及びＱ
１４はオフ状態となる。したがって、センス回路ＳＣＰ
及びＳＣＮはともに動作状態とされ、読み出し信号の増
幅動作が行われる。その結果、反転内部出力信号ｃｔｐ
。

〜ｄｐ３１のレベルは、対応する相補読み出し信号ｓｄ
Ｏ・ｓｄＯ〜５ｄ３１−ｓｄ３１に従って逆相で変化さ
れ、反転内部出力信号ｄｎＱ〜ｄｎ丁下）レベルは、対
応する相補読み出し信号ｓｄＯ・ｓｄＱ〜５ｄ３１−ｓ
ｄ３１に従って同相で変化される。すなわら、対応する
相補読み出し信号ｓｄＯ・ｓｄｏ”ｓｄ３１　・ｓｄ３
１が論理“Ｏ”とされ、非反転信号ｓｄＱ〜５ｄ３１が
反転レベルとされ、対応する反転内部出力信号ｄｎ０〜
ｄ　ｎ　３１はロウレベルとされる。これにより、非反
転内部出力信号ａｐｏ〜ｄｐ３１がロウレベルとされ、
非反転内部出力信号ｄｎｏ〜ｄｎ３１がハイレベルとさ
れる。一方、対応する相？！読み出し信号５ｄＯ−Ｇｄ
Ｏ〜ｓｄ３１　・ｓｄ３１が論理“１”とされ、非反転
信号ｓｄＱ〜ｓｄ３　］が反転イＩｔ’！　！３ｄ　Ｏ
−ｓ　ｄ　３１よりも高くされると、対応する反転内部
出力信号ｄｐｏ−ｄｐ３１はロウレベルとされ、対応す
る反転内部出力信号ｄｎＯ〜１１　ｎ　３１はハイレベ
ルとされる。これにより、非反・１号内部出力信号ｄｏ
ｏ〜ｄｐ３１がハイレベルとさり２、非反転内部出力信
号ｄ　ｎ　Ｑ　−ｄ　ｎ　３１はロウレベルとされる。

・つまり、この実施例のクロックドスタティック型ＲＡ
Ｍにおいて、単位センスアンプＵＳＡＯ〜ＵＳＡ３１の
センス回路ＳＣＰは、対応する読み出し信号が論理“１
”であることｆＣヤ１定するための第１のセンス回路と
して機能する。その結果、対応する読み出しく３号が論
理“１”であることを条件に、その反転出力ノードｄｐ
ｏ＝ｄｐ３１が選択的にディスチャージされ、ロウレベ
ルとされる。同様に、単位センスアンプＵＳＡＯ−ＵＳ
Ａ３１のセンス回路ＳＣＮは、対応する読み出し信号が
論理“０”であることを判定するための第２のセンス回
路として機能する。その結果、対応する読み出しく８号
が論理“θ″であることを条件に、その反転出力ノード
ｄｎＯ・−ｄｎ３１が選択的にディスチ、；−ジされ、
ロウレベルとされる。

電位センスアンプＵＳＡＯ＝ＬＩＳＡ３１の出カラフナ
ＯＬ、は、２個のＣＭ　ＯＳインバータ回路Ｎ４及びＮ
５が交差接続さイ′シてなるラッチをその基本構成とす
る。インバータ回路Ｎ４の入力端子とインバータ回路Ｎ
５の出力端子の共通結合されたノードば、出力ラッチＯ
Ｌの反転入出力ノードとされ、Ｎチャンネル〜１０ＳＦ
Ｆ、ｒＱ３ｓ及びＯ４０を介して回路の電源電圧及び接
地電位にそれぞれ結合される。Δ（Ｏ３ＦＦ、ＴＱ３８
のゲートにば、上記インバータ回路Ｎ３の出力（６号す
なわち非反転内部出力信号ｄｎｏ−ｄｎ３１がそれぞれ
供給され、ＭＯ５ＦＥＴＱ４０のケートには、上記イン
バータ回路Ｎ２の出力（８号すなわち非反転内部出力信
号ｄｐｏ＝ｄｐ３１がそれぞれ供給される。

同様に、インバータ回路Ｎ４の出力端子とインバータ回
路Ｎ５の入力・鳴子の共通結合されたノードは、出力ラ
ッチＯＬの非反転入出力ノードとされ、ＮチャンネルＭ
ＯＳＦＥＴＱ３９＆びＯ４１を介して回路の電源電圧及
び接地電位にそれぞれ冶金される。ＭＯＳＦＥＴＱ３９
のゲートには、上記インバータ回路Ｎ２の出力信号すな
わち非反転内部出力信号ａｐｏ〜ｄｐ３１がそれぞれ供
給され、ＭＯＳＦＥＴＱ４１のゲートには、上記−ｆン
バタ回即Ｎ３の出力信号すなわち非反転内部出力信号ｄ
ｎＱ〜ｄｎ３１がそれぞれ供給されろ。出力ラッチＯＬ
の非反転入出力ノードの電位は、非反転内部出力信号ｒ
ｄＯ〜ｒｄ３１として、データ出カバ、ファＤＯＢの対
応する学位回路に供給される。

単位センスアンプＵＳＡＯ〜ＵＳＡ３１の出力ラッチＯ
Ｌは、さらにオアゲート回路ＯＧＩ〜ＯＧ２を含む、こ
れらのオアゲート回路の一方の入力端子には、対応する
上記非反転内部出力信号ｄｐＯ〜ｄｐ３１が供給され、
その他方の入力端子には、対応する上記非反転内部出力
信号ｄｎＱ〜ｄｎ３１が供給される。オアゲート回路Ｑ
ＧＩ〜ＯＧ２の出力信号は、内部信号ｄｓＯ〜ｄｓ３１
として、アンドゲート回路ＡＣ，１の対応する入力端子
に供給される。アンドゲート回路ＡＧＬの出力信号は、
内部制御信号ａｄｓとして、タイミング発生回路ＴＧに
供給される。

クロ・ツクトスタテイック型ＲＡＭが非選択状態あるい
は嘗き込みモードとされるとき、インバータ回路Ｎ２の
出力信号すなわち非反転内部出力信号ｄｐｏ＝ｄｐ３１
ならびに−ｆンバータ回路Ｎ３の出力信号すなわち非反
転内部出力信号ｄｎＯ〜ｄｎ３１は、前述のように、い
ずれもロウレベルに固定される。したがって、ＭＯＳＦ
ＥＴＱ３８〜Ｑ４１はすべてオフ状態とされ、出力ラッ
チＯＬは、以前の状態を保持し統げる。このとき、オア
ゲート回路ＯＧ１〜○Ｇ２の出力信号すなわち内部信号
ｄｓｏ〜ｄｓ３Ｌはすべてロウレベルとされるため、ア
ンドゲート回路へＧｌの出力信号すなわち内部制御信号
ａｄｓは、ロウレベルとされる。一方、クロックドスタ
ティック型ＲＡＭが読み出しモードで選択状態とされる
と、前述のように、インバータ回路Ｎ２の出力信号すな
わち非反転内部出力信号ａｐｏ〜ｄｐ３１が、対応する
読み出し信号が論理“１”であることを条件に選択的に
ハイレベルとされ、またインバータ回路Ｎ３の出力信号
すなわち非反転内部出力信号ｄｎ。

〜ｄｎ３１が、対応する読み出し信号が論理“０”であ
ることを条件に選択的にハイレベルとされる。その結果
、対応する出力ラッチＯＬが強制的にセット又はリセッ
ト状態とされる。このとき、上記非反転内部出力信号ａ
ｐｏ〜ｄｐ３１あるいはｄｎＯ−ｄｎ３１が選択的にハ
イレベルとされることで、オアゲート回路ＯＧＩ〜ＯＧ
２の出力信号すなわち内部信号ｄ　ｓ　Ｏ−ｄ　ｓ　３
１が一斉にハイレベルとされる。したがって、アンドゲ
ート回路ＡＧＩの出力信号すなわち内部制御信号ａｄＳ
がハイレベルとされる。

つまり、この実施例のクロックドスタティック型ＲＡＭ
において、内部制御信号ａｄｓは、クロックドスタティ
ック型ＲＡＭが読み出しモードで選択状態とされ、かつ
すべての単位センスアンプＵ　Ｓ　Ａ　Ｏ−Ｕ　Ｓ　Ａ
　３１の出力信号の論理レベルが確定された時点で、選
択的にハイレベルとされる。

後述するように、内部制御信号ａｄｓがハイレベルとさ
れることで、タイミング発生回路ＴＧは、−旦ハイレベ
ルとしたタイミング信号φｃｅをロウレベルに戻す、そ
の結果、センスアンプＳＡの単位センスアンプＵＳＡＯ
−ＵＳＡ３１のレベルシフト回路ＬＳならびにセンス回
路ＳＣＰ及びＳＣＨの動作が停止されるとともに、Ｘア
ドレスデコーダＸＡＤ及びＹアドレスデコーダＹＡＤの
動作が停止される。また、センスアンプＳＡの単位セン
スアンプＵＳＡＯ〜ＵＳＡ３１のプリチャージ回路ｐｃ
による相補共通データ線ＣＤ０−ＣＤ３１のプリチャー
ジ動作が開始されるとともに、メモリアレイＭＡＲＹの
サブメモリアし・イＳＭＯ〜５Ｍ３１の相補データ線Ｄ
Ｏ・ＤＯ−Ｄｎ−Ｄｎのプリチャージ動作が開始される
。

データ出力バッファＤＯＢは、特に制限されないが、セ
ンスアンプＳＡの単位センスアンプＵＳＡＯ〜ＵＳＡ３
１に対応して設けられる３２個の単位回路を含む。これ
らの単位回路は、上記タイミング信号φＯｅがハイレベ
ルとされることで、選択的に動作状態とされる。この動
作状態において、データ出力バッファＤＯＢの各単位回
路は、センスアンプＳＡの対応する単位センスアンプＵ
ＳＡＯ〜ＵＳＡ３１から出力される非反転内部出力信号
ｒｄｏ〜ｒｄ３１に従った出力信号を形成し、対応する
データ入出力端子Ｄｏ−Ｄ３１を介して外部に送出する
。特に制限されないが、上記タイミング信号φＯｅがロ
ウレベルとされるとき、データ出力バッファＤＯＢの各
単位回路の出力はハイインピーダンス状態とされる。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるチップイネーブル信号ＣＥ及びライトイネーブ
ル信号ＷＥをもとに、上記各種のタイミング信号を形成
し、各回路に供給する。また、上記センスアンプＳＡか
ら供給される内部制御信号ａｄｓがハイレベルとされる
とき、−旦ハイレベルとした上述のタイミング信号φｃ
ｓをロウレベルに戻す。

第３図には、第２図のクロックドスタティック型ＲＡＭ
の読み出しモードの一実施例のタイミング図が示されて
いる。第３図ならびに上記第１図及び第２図に従って、
この実施例のクロックドスタティック型ＲＡＭの読み出
しモードの概要とその特徴を説明する。

第３図において、クロ７クドスタテイツク型ＲＡＭは、
特に制限されないが、起動クロック信号すなわちチップ
イネーブル信号ＣＥがハイレベルからロウレベルに変化
されることで、選択状態とされる。このチップイネーブ
ル信号ＣＥのロウレベル変化に先立つて、ライトイネー
ブル信号ＷＥがハイレベルとされ、読み出しモードが指
定される。アドレス入力端子ＡＸＯ−ＡＸｉ及びＡＹＯ
〜ＡＹｊには、Ｘアドレス信号ＡＸ及びＹアドレス信号
ＡＹが供給される。

チアブイネーブル信号ＧＥがハイレベルとされるとき、
クロックドスタティック型ＲＡＭでは、タイミング信号
φｃｅがロウレベルとされる。したがって、メモリアレ
イＭＡＲＹの各サブメモリアレイに設けられるプリチャ
ージＭＯＳＦＥＴＱ１−Ｑ２がオン状態となり、相補デ
ータ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｎのプリチャージが行われ
る。また、センスアンプＳＡの各学位センスアンプのプ
リチャージ回路ＰＣに設けられるプリチャージＭＯＳＦ
ＥＴＱ７・Ｑ８もオン状態となり、相補共通データ線−
ＣＤＯ〜−ＣＤ３１のプリチャージが行われる。さらに
、各１１立センスアンプの出力ラッチＯＬでは、プリセ
ットＭＯＳＦＥＴＱ１３及びＱ１４がオン状態となり、
反転内部出力ノードｄ丁了〜ｄｐ３ＬならびにｄｎＯ−
ｄｎ３１がノ１イレベルとされる。これによン）、非反
転内部出力信号ｄｐＯ＝ｄｐ３１ならびにｄ　ｎ　Ｏ〜
ｄ　ｎ　３１はロウレベルとなり、内部信号ｄｓＯ”ｄ
ｓ３１はすべてロウレベルとなる。その結果、内部制御
信号ａｄｓはロウレベルとされる。

チップイネーブル信号−ＣＥがノｈイレーくルからロウ
レベルに変化されると、クロックドスタティック型ＲＡ
Ｍでは、まずタイミング信号ψｃｅが７１イレベルとさ
れ、少し遅れてタイミング（８号φ０ｅがハイレベルと
される。

タイミング信号φｃｏがハイレベルとされることで、上
記プリチャージＭ　ＯＳ　Ｆ　Ｅ　’：’　Ｑ　１・Ｑ
２及びＱ７・Ｑ８ならびにブリセットＭＯＳ　Ｆ　ＥＴ
Ｑ１３及びＱ１４が一斉にオフ状態となり、相補データ
線及び相補共通データ線ならびに各内部出力ノードのプ
リチャージ動作が停止される。また、Ｘアドレスデコー
ダＸＡＤ及びＹアドレスデコーダＹＡＤが動作状態とさ
れ、メモリアレイＭＡＲＹの各サブメモリアレイからそ
れぞれ１１１８ずつ合計３２個のメモリセルＭＣが選択
される。その結果、対応する相補データ線ＤＯ・ＤＯ＝
Ｄｎ−Ｌ１丁及び相補共通データ線ＣＤＯ〜ぶＤ３１の
非反転信号線又は反転信号１喫のレベルが、選択された
メモリセルＭ　Ｃ，の記憶データに従って選択的に低く
される。これらのし・−ル変化は、各メモリセルＭＣの
読み出し信号として、センスアンプＳＡの対応する単位
センスアンプし１ＳＡＯ〜ＵＳＡ３１にそれぞれ伝達さ
れる。

センスアンプＳＡの＃位センス７ンプＵＳＡＯ〜ＵＳＡ
３１では、タイミング信号φｃｅがハイレベルとされる
ことで、レベルシフト回路ＬＳならびにセンス回路ＳＣ
Ｐ及びＳＣＮが動作状態とされる。相補共通データ線Ｃ
Ｄ０７ＣＤ３１を介して伝達される読み出し信号は、ま
ず、対応するレベルシフ］・回路ＬＳによってその直流
レベルがシフトされた後、対応するセンス回路ＳＣＰ及
びＳＣＨによってそれぞれ増幅される。その結果、対応
するメモリセルＭＣから出力された読み出し信号が論理
“ｌ”である場合、第３図に実線で示されるように、反
転内部出力信号ａｐＯ−ｄｐ３１が選択的にロウレベル
とされ、非反転内部出力（：ｉ号ｃｉ　ｐ　Ｏ−ｄ　ｐ
　３１がＳ択的にハイレベルとされる。このとき、反転
内部出力信号ｄ　ｎ　Ｑ　ｚ　ｄ　ｎ３１はハ１ル−・
ルのままとされ、非反転内部出力（Ｋ　’＋　ｄ　ｎ　
Ｏ〜ｄ　ｒｉ　３１はロウレベルのままとされる。対応
するメモリセルＭＣから出力された読み出し信号が論理
″Ｏ”である場合、第３図に点線で示されるように、反
転内部出力信号ｄ　ｎ　Ｏ＝　ｄｎ３１が選択的にロウ
レベルとされ、非反転内部出力信号ｄｎＱ〜ｃｉｎ３１
が選択的に〕λイレベルとされる。このとき、対応する
反転内部出力信号ａｐ□〜ｄｐ３１はハイレベルのまま
とされ、非反転内部出力信号ａｐｏ−ｄｐ３１はロウレ
ベルのままとされる。

非反転内部出力信号ｄ　ｐ　Ｑ　”　ｄ　ｐ　３１ある
いはｄｎｏ〜ｄｎ３１が選択的にハイレベルとされるこ
とで、対応するオアゲート回路ＯＧ１〜ＯＧ２の出力信
号すなわち内部信号ｄｓＱ−ｄｓ３１がハイレベルとさ
れる。また、センスアンプＳＡの各単位センスアンプの
出力ラッチＯＬが選択的にセット又はリセット状態とさ
れ、それに応じて、内部出力信号ｒｄＯ〜ｒｄ３１が選
択的に７１イレベル又はロウレベルとされる。

センスアンプＳＡのすべての単位センスアンプＵＳＡＯ
〜ＵＳＡ３１において、読み出し信号の増＠動作が終了
し、すべての非反転内部出力信号ｄｐＯ〜ｄｐ３１ある
いはｄｎＱ〜ｄｎ３１が選択的にハイレベルとされると
、言い喚えるならばセンスアンプＳＡのすべての単位セ
ンスアンプの出力信号の論理レベルが確定されると、ア
ンドゲート回路ＡＧＩの出力信号すなわち内部制御信号
ａｄ！Ｉがハイレベルとされる。このため、タイミング
発生回路ＴＧによりタイミング信号φｃｅがロウレベル
とされ、センスアンプＳ　Ａの各単位センスアンプにお
いて、レベルシフト回ｇＢＬＳならびにセンス回路ＳＣ
Ｐ及びＳＣＮの動作が停止される。また、相補データ線
ＤＱ−ＤＯ−Ｄｎ−Ｄｎ及び相補共通データ線−ＣＤＯ
〜且１）３１のプリチャージ動作が開始されるとともに
、内部出力ノードｄｐｏ−ｄｐ３１及びｄｕＯ〜ｄａ３
１のプリセット動作が開始される。このとき、各単位セ
ンタアンプの出力ラッチＯＬには、選択された３２個の
、ノモリセルＭＣの記憶データに対応した読み出しデー
タが、次の読み出しモードが実行されるまでの間、保持
される。

各単位センスアンプの出力ラッチＯＬに保持された読み
出しデータは、内部出力ノードｄＯ〜ｒｄ３１として、
データ出カバソファＤＯＢの対応する単位回路に伝達さ
れる。これらの読み出しデータは、タイミング信号φｏ
ｅがハイレベルとされることで、対応するデータ入出力
端子Ｄｏ−Ｄ３１を介して、外部に送出される。

以上のように、この実施例のクロックドスタティック型
ＲＡＭは、３２ビットの記憶データを同時に入出力する
いわゆる多ビット構成のＲＡＭとされる。このため、ク
ロックドスタティック型ＲＡＭは、上記記憶データの各
ビットに対応して設けられる３２個のサブメモリアレイ
ＳＭＯ〜５Ｍ３１ならびに相補共通データ線ＣＤＯ〜旦
Ｄ３１を備え、また３２個の単位回路を含むセンスアン
プＳＡ及びライトアンプＷＡを備える。クロックドスタ
ティック型ＲＡＭは、外部から供給される起動クロック
信号すなわちチップイネーブル信号ＣＢに従って選択状
態とされる。したがって、ＸアドレスデコーダＸＡＤ、
ＹアドレスデコーダＹＡＤならびにセンスアンプＳＡ及
びライトアンプＷＡの各単位回路は、チップイネーブル
信号ＣＥをもとに形成されるタイミング信号φｃｅに従
って、選択的に動作状態とされる。この実施例において
、センスアンプＳＡの単位センスアンプＵＳＡＯ〜ＵＳ
Ａ３１は、対応する相補共通データ線ＣＤ０−ＣＤ３１
を介して出力される読み出し信号が論理“ｌ”であるこ
とを判定するセンス回路ＳＣＰと、論理“０”であるこ
とを判定するセンス回路ＳＣＮとをそれぞれ含む。また
、センス回路ＳＣＰあるいはＳＣＮの出力信号が選択的
にロウレベルとされることでその出力論理レベルが確定
されたことを判定するためのオアゲート回路。

Ｇｌ〜ＯＧ２ならびにアンドゲート回路ＡＧＩを含む。

その結果、すべての単位センスアンプｔＪｓＡＯ〜ＵＳ
Ａ３１において、読み出し信号の増幅動作が終了し、そ
の出力信号の論理レベルが確定された時点で、アンドゲ
ート回路ＡＧＩの出力信号すなわち内部制御信号ａｄｓ
がハイレベルとされる。この内部制御信号ａｄｓは、タ
イミング発生回路ＴＧに供給され、上記タイミング信号
φＣｅが、クロックドスタティック型ＲＡＭがいまだ選
択状態であるにもかかわらず、ロウレベルに戻される。

これにより、ＸアドレスデコーダＸＡＤ及びＹアドレス
デコーダＹへりの動作が停止され、センスアンプＳＡの
各単位センスアンプにおいて、レベルシフト回路ＬＳな
らびにセンス回路ＳＣＰ及びＳＣＮの動作が停止される
。また、各相補データ線ならびに相補共通データ線のプ
リチャージ動作が開始されるとともに、センスアンプＳ
Ａの所定の内部ノードのプリセット動作が開始される。

これらのことから、この実施例の々ロックドスタティッ
ク型ＲＡＭでは、各アドレスデコーダやセンスアンプＳ
Ａの各哨位センスアンプが、必要最小限の期間だけ動作
状態とされ、その低ｒｇ費電力化が推進されるとともに
、相補データ線及び相補共通データ線ならびに所定の内
部ノードのリカバリイタイムが再帰され、そのサイクル
タイムが高速化されるものである。

以上の実施例に示されるように、この発明を多ビット構
成とされるクロックドスタティック型ＲＡＭ等の半導体
記憶装置に通用した場合、次のような効果が得られる。

すなわち、 （１１多ビット構成とされるクロックドスタティノク型
ＲＡＭ等において、センスアンプの出力信号の論理レベ
ルが確定されあるいはセンスアンプの出力信号が後段の
出力ラッチに伝達された時点で、各アドレスデコーダや
センスアンプ等の動作を停止することで、これらの回路
を必要最小限の期間だけ動作状態とし、その動作電流を
著しく削減できるという効果が得られる。

（２）上記（１）項により、クロ・、・クドスタティッ
ク型ＲＡＭ等の低消費電力化を推進できるという効果が
得られる。

（３）上記（１）項において、センスアンプの出力信号
の論理レベルが確定されあるいはセンスアンプの出力信
号力＜ｔ８！段の出力ラッチに伝達された時点で、相補
データ線及び相補共通データ線ならびに所定の内部出力
ノード等のプリチャージあるいはプリセット動作を開始
することで、クロックドスタティック型ＲＡＭ等のりカ
バリイタイムを短縮できるという効果が得られる。

（４）上記（３）項により、クロックドスタティック型
ＲＡＭ等のサイクルタイムをさらに高速化できるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の実施
例では、読み出し信号が論理“ｌ”であることを判定す
るセンス回路ＳＣＰと論理“０”であることを判定する
センス回路ＳＣＮが別個に設けられているが、これらの
センス回路は、例えば第４図のセンス回路ＳＣに示され
るように、一体化されるものであってもよい。第４図に
おいて、ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ１５及びＱ１
０ならびにＮチャンネルＭＯＳＦＥＴＱ４２〜Ｑ４５は
、第１図のＰチャンネルＭＯＳＦＥＴＱ９及びＱ１２な
らびにＮチャンネルＭＯＳＦＥＴＱ３２．Ｑ３５．Ｑ３
３．Ｑ３６にそれぞれ対応する。また、ＰチャンネルＭ
ＯＳＦＥＴＱＩＧは、第１図のＰチャンネルＭＯ５ＦＥ
ＴＱＩＯ及びＱｌｌを共有化したものであり、Ｎチャン
ネルＭＯＳＦＥＴＱ４６は、第１図のＮチャンネルＭＯ
ＳＦＥＴＱ３４及びＱ３７を共有化したものである。第
１図及び第４図において、内部制御信号ａｄｓは、内部
信号ｄｓ（１−ｄｓ３１のいずれか一つあるいは複数個
に代表されるものであってもよい、この場合、最も動作
速度の遅い単位センスアンプを代表として選定するか、
あるいは代表とされる内部信謬に対応する単位センスア
ンプの動作速度を放念に遅くすることが有効となる。内
部信号ｄｓＯ−ｄｓ３１は、出力ラッチＯＬに読み出し
ｆａ号が取り込まれたことを識別して形成されることも
よい。また、クロックドスタティック型ＲＡＭ等が論理
１８能付メモリである場合、各出力ラッチＯＬの出力信
号は、外部に送出されず、そのまま後段の論理回路に供
給されることもあろうる。各センス回路は、複数の電流
ミラー型増唱回路が対称的に組み合わされて構成される
ものであってもよい、第２図において、クロックドスタ
ティックｉＲＡＭは、メモリアレイＭＡＲＹと間様な複
数のメモリアレイを含むものであってもよいし、メモリ
セルＭＣは、高抵抗負荷型のスタティック型メモリセル
であってもよい、クロックドスタティック型ＲＡＭは、
カラム系選択回路を含まないものであってもよいし、多
ピント構成とされる必要もない。内部制御信号ａｄｓが
ハイレベルとされる時点でその動作が停止される回路な
らびにプリチャージあるいはプリセット動作が開始され
る内部ノードは、この実施例によって制限されるもので
はない。さらに、第１図及び第４図に示されるセンスア
ンプＳＡの具体的な回路構成や、第２図に示されるクロ
ックドスタティック型ＲＡＭのブロック構成ならびに第
３図に示される制御信号等の組み合わせなど、種々の実
施形態を採りうる。

以上の説明では生として本発明者によってなされた発明
をその背景となった利用分野であるクロックドスタティ
ック型ＲＡＭに通用した場合について説明したが、それ
に限定されるものではなく、例えば、通常のスタティッ
ク型ＲＡＭやその他の半導体記憶装置にも通用できる。

本発明は、少なくとも読み出し増幅回路及び出力ラッチ
回路を有する半導体記憶装置あるいはこのような半導体
記憶装置を内蔵するディジタル集積回路装置に広く通用
できる。

（発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、多ビット構成とされるクロックドスタテ
ィック型ＲＡＭ等において、センスアンプの出力信号の
論理レベルが確定されあるいはセンスアンプの出力信号
が後段の出力ラッチに伝達された時点で、アドレスデコ
ーダやセンスアンプ等の動作を停止し、かっ相補データ
線及び相補共通データ線ならびに所定の内部出力ノード
等のプリチャージあるいはプリセット動作を開始するこ
とで、クロックドスタティック型ＲＡＭ等の低消費電力
化を推進し、そのサイクルタイムを高速化することがで
きる。

【図面の簡単な説明】

第１図は、この発明が通用されたクロックドスタティッ
ク型ＲＡ　Ｍのセンスアンプの一実ｊｆｉｉ　例を示す
回路図、 第２図は、第１図のセンスアンプを含むクロックドスタ
ティック型ＲＡＭの一実施例を示す回路ブロック図、 第３図は、第２図のクロックドスタティック型ＲＡ　Ｍ
の読み出しモードの一実施例を示すタイミング図、 第４図は、この発明が通用されたクロックドスタティッ
ク型ＲＡＭのセンスアンプのもう一つの実施例を示す回
路図、 第５図は、この発明に先立って本１Ｎ発明者等が開発し
たクロックドスタティック型ＲＡＭのセンスアンプの一
例を示す回路図、 第６図は、第５図のクロックドスタティック型ＲＡＭの
読み出しモードの一例を示すタイミング図である。 ＳＡ・・・センスアンプ、ＵＳＡＯ〜（ＪＳＡ３１・・
・蛍位センスアンプ、ＰＣ・・・プリチャージ回路、Ｌ
Ｓ・・・レベルシフト回路、５Ｃ１ＳＣＰ、ＳＣＮ・・
・センス回路、ＯＬ・・・出力ラッチ。 ＭＡＲＹ・・・メモリアレイ、ＳＭＯ〜５Ｍ３１・・・
サブメモリアレイ、ＭＣ・・・メモリセル、ＣＳＷ・・
・カラムスイッチ、ＸＡＤ・・・Ｘアドレスデコーダ、
ＹＡＤ・・・Ｙアドレスデコーダ、ＸＡＢ・・・Ｘアド
レスデコーダ、ＹＡＢ・・・Ｙアドレスバッファ、ＤＩ
Ｂ・・・データ人力バッファ、ＷＡ・・・ライトアンプ
、Ｄ。 Ｂ・・・データ出力バノファ、ＴＯ・・・タイミング発
生回路。 Ｑ１〜Ｑ１７・・・ＰチャンネルＭＯＳＦＥＴ１Ｑ２１
〜Ｑ４６・・・ＮチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ９
・・・ＣＭＯＳインバータ回路、ＡＧ１〜ＡＧ２・・・
アンドゲート回路、ＯＧｌ〜ＯＧ２・・・オアゲート回
路。

Claims (1)

1. 【特許請求の範囲】 １、その出力信号の論理レベルが確定されあるいはその
   出力信号が後段の出力ラッチに伝達された後、動作が停
   止される読み出し増幅回路を具備することを特徴とする
   半導体記憶装置。 ２、上記半導体記憶装置は、同時に複数ビットの読み出
   しデータを出力するいわゆる多ビット構成とされ、上記
   読み出しデータの各ビットに対応して設けられる複数の
   上記読み出し増幅回路及び出力ラッチを備えることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、ＣＭＯＳスタティック型Ｒ
   ＡＭを基本構成とするクロックドスタティック型ＲＡＭ
   であり、上記読み出し増幅回路は、センスアンプである
   ことを特徴とする特許請求の範囲第１項又は第２項記載
   の半導体記憶装置。 ４、上記センスアンプは、読み出し信号が論理“０”で
   あることを判定する第１のセンス回路と、読み出し信号
   が論理“１”であることを判定する第２のセンス回路と
   、上記第１及び第２のセンス回路の前段に設けられるレ
   ベルシフト回路と、上記第１及び第２のセンス回路の後
   段に設けられ、これらのセンス回路の出力信号に従って
   選択的にセット又はリセット状態とされる上記出力ラッ
   チとを含むものであることを特徴とする特許請求の範囲
   第１項、第２項又は第３項記載の半導体記憶装置。 ５、上記第１及び第２のセンス回路は、ともに電流ミラ
   ー型増幅回路とされ、それぞれのゲートに対応する相補
   共通データ線及び上記レベルシフト回路を介して伝達さ
   れる相補読み出し信号を受け差動形態とされるＮチャン
   ネル型の第１及び第２のＭＯＳＦＥＴと、上記第１及び
   第２のＭＯＳＦＥＴのドレインと第１の電源電圧との間
   にそれぞれ設けられ電流ミラー形態とされるＰチャンネ
   ル型の第３及び第４のＭＯＳＦＥＴと、上記第１及び第
   ２のＭＯＳＦＥＴの共通結合されたソースと第２の電源
   電圧との間に設けられ所定のタイミング信号に従って選
   択的にオン状態とされる第５のＭＯＳＦＥＴとをそれぞ
   れ含むものであることを特徴とする特許請求の範囲第１
   項、第２項、第３項又は第４項記載の半導体記憶装置。 ６、上記第１及び第２のセンス回路は、上記第３及び第
   ５のＭＯＳＦＥＴを共有することより、一体化されるも
   のであることを特徴とする特許請求の範囲第１項、第２
   項、第３項、第４項又は第５項記載の半導体記憶装置。 ７、直交して配置される複数のワード線及び相補データ
   線ならびに上記ワード線及び相補データ線の交点に格子
   状に配置される複数のメモリセルとを含むメモリアレイ
   と、上記ワード線又は相補データ線をそれぞれ選択的に
   選択状態とするロウ系選択回路及びカラム系選択回路と
   、上記メモリアレイの選択されたメモリセルから相補共
   通データ線を介して伝達される読み出し信号を増幅する
   読み出し増幅回路と、上記読み出し増幅回路の出力信号
   を保持する出力ラッチとを含み、上記読み出し増幅回路
   の出力信号の論理レベルが確定されあるいは上記読み出
   し増幅回路の出力信号が上記出力ラッチに取り込まれた
   後、上記ロウ系選択回路とカラム系選択回路ならびに読
   み出し増幅回路の動作が停止されることを特徴とする半
   導体記憶装置。 ８、上記半導体記憶装置は、同時に複数ビットの読み出
   しデータを出力するいわゆる多ビット構成とされ、上記
   読み出しデータの各ビットに対応して設けられる複数の
   上記読み出し増幅回路及び出力ラッチを備えることを特
   徴とする特許請求の範囲第７項記載の半導体記憶装置。