JPH0244754A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0244754A JPH0244754A JP19447388A JP19447388A JPH0244754A JP H0244754 A JPH0244754 A JP H0244754A JP 19447388 A JP19447388 A JP 19447388A JP 19447388 A JP19447388 A JP 19447388A JP H0244754 A JPH0244754 A JP H0244754A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特にＬＳＩデバイスの多層配線
の構造に関し、またこのような半導体装置の製造方法に
関するものである。
の構造に関し、またこのような半導体装置の製造方法に
関するものである。
従来の半導体装置、特にその多層配線の製造方法を第３
図１２）（ａ）、 ｆｂ）及び第４図によって説明する
。
図１２）（ａ）、 ｆｂ）及び第４図によって説明する
。
まず、第３図（δ）に示すようにＳｉ基板１上にＳｉ０
ｇ膜とＳｉ３Ｎ、膜を形成し、ホトリソ工程によりアク
ティブ領域を開孔する０次に、チャンネルストップのた
めのボロンをフィールド領域にイオン注入した後、ＬＯ
ＧＯＳ工程によりチャンネルストップ層２の活性化を行
うとともに厚いフィールド酸化膜３を形成する。続いて
、ＬＤＤ構造のＭＯＳ）ランジスタを形成する。即ち、
ゲート電極４を形成後、リンのイオン注入によりソース
・ドレイン用のれ拡散層を形成し、サイドウオール５を
形成した後、ヒ素のイオン注入によりｎ゛拡散層を形成
してソース６及びドレイン７を形成する。次に、中間絶
縁８ＢとしてＢＰＳＧ膜（ボロンリンガラス膜）を全面
に堆積し、ガラスフローにより平坦化させた後、ソース
６及びドレイン７の上部にコンタクト孔９を開孔し、そ
の上に１層目ＡＩ配線１０を形成する。
ｇ膜とＳｉ３Ｎ、膜を形成し、ホトリソ工程によりアク
ティブ領域を開孔する０次に、チャンネルストップのた
めのボロンをフィールド領域にイオン注入した後、ＬＯ
ＧＯＳ工程によりチャンネルストップ層２の活性化を行
うとともに厚いフィールド酸化膜３を形成する。続いて
、ＬＤＤ構造のＭＯＳ）ランジスタを形成する。即ち、
ゲート電極４を形成後、リンのイオン注入によりソース
・ドレイン用のれ拡散層を形成し、サイドウオール５を
形成した後、ヒ素のイオン注入によりｎ゛拡散層を形成
してソース６及びドレイン７を形成する。次に、中間絶
縁８ＢとしてＢＰＳＧ膜（ボロンリンガラス膜）を全面
に堆積し、ガラスフローにより平坦化させた後、ソース
６及びドレイン７の上部にコンタクト孔９を開孔し、そ
の上に１層目ＡＩ配線１０を形成する。
次に、層間絶縁膜を形成するが、その方法は５ＯＧ（シ
リカガラス）膜の下塗り法と上塗り法の２通りがあり、
前者の下塗り法は第３図（ｂｌに示すように、１層目Ａ
Ｉ配線１０の上に段差軽減のためにシリカフィルム１）
を回転塗布法で付着させ、ベータによりＳＯＧ （シリ
カガラス）に変質させ、その上に常圧ＣＶＤ法でＰＳＧ
膜（リンガラス膜）１２を堆積させる。後者の上塗り法
においては、第４図に示すように、まず常圧ＰＳＧ膜２
１を１層目ＡＩ配線ＩＯ上に堆積し、その上に５ＯＧＩ
ｌ１２２を重畳する。
リカガラス）膜の下塗り法と上塗り法の２通りがあり、
前者の下塗り法は第３図（ｂｌに示すように、１層目Ａ
Ｉ配線１０の上に段差軽減のためにシリカフィルム１）
を回転塗布法で付着させ、ベータによりＳＯＧ （シリ
カガラス）に変質させ、その上に常圧ＣＶＤ法でＰＳＧ
膜（リンガラス膜）１２を堆積させる。後者の上塗り法
においては、第４図に示すように、まず常圧ＰＳＧ膜２
１を１層目ＡＩ配線ＩＯ上に堆積し、その上に５ＯＧＩ
ｌ１２２を重畳する。
次に、ＰＳＧ膜１２，２１及びＳＯＧ膜１）゜２２にコ
ンタクト孔２３を設け、このコンタクト孔２３に２層目
ＡＩ配線１３を形成し、その上にパンシベーション膜１
４を堆積させる。
ンタクト孔２３を設け、このコンタクト孔２３に２層目
ＡＩ配線１３を形成し、その上にパンシベーション膜１
４を堆積させる。
ところで、ＳＯＧＭは一般に厚塗りする程平坦化効果が
大きいが、反面熱処理時にクランクが入り易くなる。第
３図（′ｂ）に示した下塗り法では、１層目ＡＩ配線１
０の垂直側面を５ＯＧＩＩ！１）で丸める効果があり、
その上にＣＶＤ法で形成されるＰＳＧ膜１２のステップ
カバレッジの向上に寄与する利点はあるが、ＳＯＧ膜１
）が１ ｊｉ ＠ ＡＺ配線１０と接触しているため、
ＡＩヒロック（凸部）等によるクランク発生頻度が高い
欠点がある。一方、第４図に示した上塗り法では、ＳＯ
Ｇ膜２２は１層目ＡＩ配線ｌＯと接触していないのでＡ
ＩヒロックによるＳＯＧ膜２２のクラック発生はないが
、段差の厳しい下地上に常圧ＣＶＤ法でＰＳＧ膜２１を
堆積するので段差部でＰＳＧ膜２１がオーバハングとな
り、−層膜差が大きくなってしまう、従って、平坦化の
ためにはＳＯＧ膜２２の厚さを下塗り法の場合以上に厚
くしなければならず、厚塗りによるクランク発生が生じ
た。
大きいが、反面熱処理時にクランクが入り易くなる。第
３図（′ｂ）に示した下塗り法では、１層目ＡＩ配線１
０の垂直側面を５ＯＧＩＩ！１）で丸める効果があり、
その上にＣＶＤ法で形成されるＰＳＧ膜１２のステップ
カバレッジの向上に寄与する利点はあるが、ＳＯＧ膜１
）が１ ｊｉ ＠ ＡＺ配線１０と接触しているため、
ＡＩヒロック（凸部）等によるクランク発生頻度が高い
欠点がある。一方、第４図に示した上塗り法では、ＳＯ
Ｇ膜２２は１層目ＡＩ配線ｌＯと接触していないのでＡ
ＩヒロックによるＳＯＧ膜２２のクラック発生はないが
、段差の厳しい下地上に常圧ＣＶＤ法でＰＳＧ膜２１を
堆積するので段差部でＰＳＧ膜２１がオーバハングとな
り、−層膜差が大きくなってしまう、従って、平坦化の
ためにはＳＯＧ膜２２の厚さを下塗り法の場合以上に厚
くしなければならず、厚塗りによるクランク発生が生じ
た。
この発明は上記のような課題を解決するために成された
ものであり、ＳＯＧ膜を厚塗りすることなく眉間絶縁膜
の平坦化を達成することができ、ＳＯＧ膜のクランク発
生を防止することができる半導体装置、及びその製造方
法を得ることを目的とする。
ものであり、ＳＯＧ膜を厚塗りすることなく眉間絶縁膜
の平坦化を達成することができ、ＳＯＧ膜のクランク発
生を防止することができる半導体装置、及びその製造方
法を得ることを目的とする。
この発明に係る半導体装置は、基板上に形成されるとと
もに側面にテーパを付けられた１層目配線と、ＩＮ目配
線の上部に形成された第１のＰＳＧ膜と、第１のＰＳＧ
膜の上部に形成されたＳＯＧ膜と、ＳＯＧ膜の上部に形
成された第２のＰＳＧ膜と、第２のＰＳＧ膜の上部に形
成された２層目配線を備えたものである。
もに側面にテーパを付けられた１層目配線と、ＩＮ目配
線の上部に形成された第１のＰＳＧ膜と、第１のＰＳＧ
膜の上部に形成されたＳＯＧ膜と、ＳＯＧ膜の上部に形
成された第２のＰＳＧ膜と、第２のＰＳＧ膜の上部に形
成された２層目配線を備えたものである。
又、この発明に係る半導体装置の製造方法は、基板上に
１層目配線を形成する工程と、１層目配線の側面にウヱ
ソトエッチングによりテーパを付ける工程と、１層目配
線の上部に第１のＰＳＧ膜を形成する工程と、第１のＰ
ＳＧ膜の上部にＳＯＧ膜を形成する工程と、ＳＯＧ膜の
上部に第２のＰＳＧ膜を形成する工程と、第２のＰＳＧ
膜の上部に２層目配線を形成する工程を備えたものであ
る。
１層目配線を形成する工程と、１層目配線の側面にウヱ
ソトエッチングによりテーパを付ける工程と、１層目配
線の上部に第１のＰＳＧ膜を形成する工程と、第１のＰ
ＳＧ膜の上部にＳＯＧ膜を形成する工程と、ＳＯＧ膜の
上部に第２のＰＳＧ膜を形成する工程と、第２のＰＳＧ
膜の上部に２層目配線を形成する工程を備えたものであ
る。
〔作 用〕
この発明においては、１層目配線の側面がテーパ化され
、その上部に形成される第１のＰＳＧ膜はカバレージが
良好となって段差が発生しなくなる。又、ＳＯＧ膜は上
下にＰＳＧ膜を配設され、１層目及び２層目の配線と接
触しない。
、その上部に形成される第１のＰＳＧ膜はカバレージが
良好となって段差が発生しなくなる。又、ＳＯＧ膜は上
下にＰＳＧ膜を配設され、１層目及び２層目の配線と接
触しない。
以下、この発明の実施例を図面とともに説明する。第１
図＋２）（ａ）〜ｔｃ＋はこの実施例による半導体装置
の工程断面図を示し、まずｆａｔ図に示すように、従来
と同じ（、Ｓｉ基板１のアクティブ領域内にゲート電極
４、ソース６及びドレイン７を形成した後、全面に中間
絶縁膜８を堆積し、この中間絶縁膜８にコンタクト孔９
を開孔し、このコンタクト孔９にイオン注入を行なう０
次に、マグネトロンスパッタ装置により１層目ＡＩ配線
としてＡｌ−１，２％５ｉ３０とＡＺ−１，２％５ｉ−
１％Ｃｕ３１を連続的に膜厚３５００人づつ堆積させる
０次に、ホトレジスト３２をマスクとしてリン酸−硝酸
系のエツチング液を用いてＡｌ−５ｉ Ｃｕ３１を厚
さ０．２ｎエツチングする。ウェットエツチングは等方
性エツチングであるので、ｆｂ１図に示すように上部に
テーパが付く。
図＋２）（ａ）〜ｔｃ＋はこの実施例による半導体装置
の工程断面図を示し、まずｆａｔ図に示すように、従来
と同じ（、Ｓｉ基板１のアクティブ領域内にゲート電極
４、ソース６及びドレイン７を形成した後、全面に中間
絶縁膜８を堆積し、この中間絶縁膜８にコンタクト孔９
を開孔し、このコンタクト孔９にイオン注入を行なう０
次に、マグネトロンスパッタ装置により１層目ＡＩ配線
としてＡｌ−１，２％５ｉ３０とＡＺ−１，２％５ｉ−
１％Ｃｕ３１を連続的に膜厚３５００人づつ堆積させる
０次に、ホトレジスト３２をマスクとしてリン酸−硝酸
系のエツチング液を用いてＡｌ−５ｉ Ｃｕ３１を厚
さ０．２ｎエツチングする。ウェットエツチングは等方
性エツチングであるので、ｆｂ１図に示すように上部に
テーパが付く。
続いてポストベークを行ない、ＢＣＩ、ガスを用いた異
方性のＲＩＢ （リアクティブイオンエツチング）で残
りのＡｌ−５ｉ−Ｃｕ３１及びＡｌ−５ｉ３０をエツチ
ングする。
方性のＲＩＢ （リアクティブイオンエツチング）で残
りのＡｌ−５ｉ−Ｃｕ３１及びＡｌ−５ｉ３０をエツチ
ングする。
一方、Ａｌ−５ｉ３０と＾１−５ｔ−Ｃｕ３１を基板温
度３００℃で連続スパッタすると、第２図に示すように
Ａｌ中のＣｕａ度の深さ分布はほぼ均一となり、ＲＩＢ
エツチングにおいてＣｕ残渣が生じなくなる。
度３００℃で連続スパッタすると、第２図に示すように
Ａｌ中のＣｕａ度の深さ分布はほぼ均一となり、ＲＩＢ
エツチングにおいてＣｕ残渣が生じなくなる。
１層目ＡＩ配線の形成後は、第１の常圧ＰＳＧ膜３３を
０．３Ｊ＠堆積させる。この場合、１層目へｌ＆！線の
側面にはテーパが付いているので、ＰＳＧ膜３３のステ
ップカバレージが向上し、ＰＳＧ膜３３はオーバハング
形状とならず、平坦部□と段差部での膜厚が等しいコン
フォーマルに近い形状となる。
０．３Ｊ＠堆積させる。この場合、１層目へｌ＆！線の
側面にはテーパが付いているので、ＰＳＧ膜３３のステ
ップカバレージが向上し、ＰＳＧ膜３３はオーバハング
形状とならず、平坦部□と段差部での膜厚が等しいコン
フォーマルに近い形状となる。
続いて、ＳＯＧ膜３４を０．２４塗布してベークし、さ
らにその上から第２の常圧ＰＳＧ膜３５を０．３μ堆積
する。以後は従来と同様にＰＳＧ膜３３゜３５及びＳＯ
Ｇ膜３４にコンタクト孔３８を開孔し、このコンタクト
孔３８に２層目ＡＩ配線３６を形成し、その上にパッシ
ベーション膜３７を堆積する。
らにその上から第２の常圧ＰＳＧ膜３５を０．３μ堆積
する。以後は従来と同様にＰＳＧ膜３３゜３５及びＳＯ
Ｇ膜３４にコンタクト孔３８を開孔し、このコンタクト
孔３８に２層目ＡＩ配線３６を形成し、その上にパッシ
ベーション膜３７を堆積する。
上記実施例においては、１層目ＡＩ配線のエツジをテー
パ化したので、眉間絶縁膜を構成する最下層のＰＳＧ膜
３３のステップカバレージが格段に向上し、従って中間
層のＳＯＧ膜３４を厚塗りしなくても平坦化が可能とな
り、クランク発生が抑制される。又、ＳＯＧ膜３４は１
層目ＡＩ配線と接触しないので、Ａｆヒロックによるク
ランクも生じない。さらに、１層目へｌ配線はＡｌ−３
ｉ３０とＡｌ−３ｉ−Ｃｕ３１の連続スパッタにより形
成されるので、Ａｌ中のＣｕｆｌＪ度が深さ方向に均一
となり、エツチング残渣を大幅に抑制することができ、
またエレクトロマイグレーションやストレスマイグレー
ション耐性が飛躍的に向上する。又、ＳＯＧ膜３４の上
部にＰＳＧ膜３５を設けたので、ＳＯＧ膜３４は２層目
Ａｌｌ５ｌ！線３６とも接触せず、これによってもＡＩ
ヒロンクによるクランクは生じない。
パ化したので、眉間絶縁膜を構成する最下層のＰＳＧ膜
３３のステップカバレージが格段に向上し、従って中間
層のＳＯＧ膜３４を厚塗りしなくても平坦化が可能とな
り、クランク発生が抑制される。又、ＳＯＧ膜３４は１
層目ＡＩ配線と接触しないので、Ａｆヒロックによるク
ランクも生じない。さらに、１層目へｌ配線はＡｌ−３
ｉ３０とＡｌ−３ｉ−Ｃｕ３１の連続スパッタにより形
成されるので、Ａｌ中のＣｕｆｌＪ度が深さ方向に均一
となり、エツチング残渣を大幅に抑制することができ、
またエレクトロマイグレーションやストレスマイグレー
ション耐性が飛躍的に向上する。又、ＳＯＧ膜３４の上
部にＰＳＧ膜３５を設けたので、ＳＯＧ膜３４は２層目
Ａｌｌ５ｌ！線３６とも接触せず、これによってもＡＩ
ヒロンクによるクランクは生じない。
なお、上記実施例においては１層目ＡＩ配線にエツチン
グによりテーパを設けたが、ＰＳＧ膜３３にテーパを設
けることも考えられる。しかし、ＰＳＧ膜３３のような
眉間絶縁膜にテーパを付けるには、上層の２層目ＡＩ配
線３６のコンタクト抵抗等を考慮して高精度が要求され
るが、１層目Ａｊ配線をエツチングした場合にはその除
去された部分は絶縁層が形成されるので、テーパ精度は
高精度を要求されず、テーパの形成が容易となる。
グによりテーパを設けたが、ＰＳＧ膜３３にテーパを設
けることも考えられる。しかし、ＰＳＧ膜３３のような
眉間絶縁膜にテーパを付けるには、上層の２層目ＡＩ配
線３６のコンタクト抵抗等を考慮して高精度が要求され
るが、１層目Ａｊ配線をエツチングした場合にはその除
去された部分は絶縁層が形成されるので、テーパ精度は
高精度を要求されず、テーパの形成が容易となる。
以上のようにこの発明によれば、１層目配線の側面をテ
ーパ化したのでその上部に形成される第２のＰＳＧ膜の
ステップカバレージが向上し、中間層のＳＯＧ膜を厚塗
りしなくても平坦化が可能となり、ＳＯＧ膜のクランク
発生を防止することができる。又、ＳＯＧ膜は上下にＰ
ＳＧ膜を配されて各層配線と接触しないので、配線のヒ
ロックによるクランクも防止することができる。
ーパ化したのでその上部に形成される第２のＰＳＧ膜の
ステップカバレージが向上し、中間層のＳＯＧ膜を厚塗
りしなくても平坦化が可能となり、ＳＯＧ膜のクランク
発生を防止することができる。又、ＳＯＧ膜は上下にＰ
ＳＧ膜を配されて各層配線と接触しないので、配線のヒ
ロックによるクランクも防止することができる。
第１図＋２）（ａ）〜（Ｃ１はこの発明による半導体装
置の工程断面図、第２図はこの発明による１層目配線に
おけるＡｌ中のＣｕ濃度の深さ分布図、第３図（２）（
ａ）、（ｂｌは第１の従来例による半導体装置の工程断
面図、第４図は第２の従来例による半導体装置の断面図
である。 ■・・・Ｓｉ基板、４・・・ゲート電極、６・・・ソー
ス、７・・・ドレイン、３０・・・Ａｆ−１，２％Ｓｔ
、３１・・・ＡＩ −１，２％５ｉ−１％Ｃｕ、３３−
・・第１のＰＳＧ膜、３４・・・ＳＯＧ膜、３５・・・
第２のＰＳＧ膜、３６・・・２層目ＡＩ配線。 沖１芒Ｗ月の牛１）ホれ１のエギ世町面フ深ぐ （）ｉｍ ） 浬Ａ芒Ｂ月の１僧日向Ｇ燦めら１ν楚 第２図
置の工程断面図、第２図はこの発明による１層目配線に
おけるＡｌ中のＣｕ濃度の深さ分布図、第３図（２）（
ａ）、（ｂｌは第１の従来例による半導体装置の工程断
面図、第４図は第２の従来例による半導体装置の断面図
である。 ■・・・Ｓｉ基板、４・・・ゲート電極、６・・・ソー
ス、７・・・ドレイン、３０・・・Ａｆ−１，２％Ｓｔ
、３１・・・ＡＩ −１，２％５ｉ−１％Ｃｕ、３３−
・・第１のＰＳＧ膜、３４・・・ＳＯＧ膜、３５・・・
第２のＰＳＧ膜、３６・・・２層目ＡＩ配線。 沖１芒Ｗ月の牛１）ホれ１のエギ世町面フ深ぐ （）ｉｍ ） 浬Ａ芒Ｂ月の１僧日向Ｇ燦めら１ν楚 第２図
Claims (2)
- （１）基板上にそのアクティブ領域と接続されるよう形
成されるとともに側面にテーパを付けられた１層目配線
と、 該１層目配線の上部に形成された第１のＰＳＧ膜と、 該第１のＰＳＧ膜の上部に形成されたＳＯＧ膜と、 該ＳＯＧ膜の上部に形成された第２のＰＳＧ膜と、 該第２のＰＳＧ膜の上部に該１層目配線と接続されるよ
う形成された２層目配線 を備えたことを特徴とする半導体装置。 - （２）（ａ）基板上にそのアクティブ領域に接続される
１層目配線を形成する工程と、 （ｂ）１層目配線の側面にウェットエッチングによりテ
ーパを付ける工程と、 （ｃ）該１層目配線の上部に第１のＰＳＧ膜を形成する
工程と、 （ｄ）該第１のＰＳＧ膜の上部にＳＯＧ膜を形成する工
程と、 （ｅ）該ＳＯＧ膜の上部に第２のＰＳＧ膜を形成する工
程と、 （ｆ）該第２のＰＳＧ膜の上部に１層目配線と接続され
る２層目配線を形成する工程 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19447388A JPH0244754A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19447388A JPH0244754A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244754A true JPH0244754A (ja) | 1990-02-14 |
Family
ID=16325134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19447388A Pending JPH0244754A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244754A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323822A (ja) * | 1991-04-23 | 1992-11-13 | Rohm Co Ltd | 半導体装置及びその電極用導電体の形成方法 |
| US5198384A (en) * | 1991-05-15 | 1993-03-30 | Micron Technology, Inc. | Process for manufacturing a ferroelectric dynamic/non-volatile memory array using a disposable layer above storage-node junction |
-
1988
- 1988-08-05 JP JP19447388A patent/JPH0244754A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323822A (ja) * | 1991-04-23 | 1992-11-13 | Rohm Co Ltd | 半導体装置及びその電極用導電体の形成方法 |
| US5198384A (en) * | 1991-05-15 | 1993-03-30 | Micron Technology, Inc. | Process for manufacturing a ferroelectric dynamic/non-volatile memory array using a disposable layer above storage-node junction |
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