JPH0244762A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0244762A JPH0244762A JP63195538A JP19553888A JPH0244762A JP H0244762 A JPH0244762 A JP H0244762A JP 63195538 A JP63195538 A JP 63195538A JP 19553888 A JP19553888 A JP 19553888A JP H0244762 A JPH0244762 A JP H0244762A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- well
- mos transistor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関するものである。
従来技術を、ｎ Ｍ ＯＳ’ トランジスタを用いて説
明する。
明する。
従来の半導体記憶装置は第２図の断面図の様にメモリセ
ルを除いた他の周辺回路用のＭＯＳトランジスタ１のＮ
型ソース・ドレイン領域１０はＰウェル３、Ｐ型埋め込
み層７、Ｐ型半導体基体９を通してメモリセル用のＭＯ
ＳトランジスタのＮ型ソース・ドレイン領域１０’と分
離した構造となっていた。
ルを除いた他の周辺回路用のＭＯＳトランジスタ１のＮ
型ソース・ドレイン領域１０はＰウェル３、Ｐ型埋め込
み層７、Ｐ型半導体基体９を通してメモリセル用のＭＯ
ＳトランジスタのＮ型ソース・ドレイン領域１０’と分
離した構造となっていた。
上述した従来の半導体記憶装置は、ｎＭＯ３トランジス
タを設けたＰウェルの下にＰ型埋め込み層、Ｐ型半導体
基体があるので、例えば周辺回路用のｎ Ｍ ＯＳ ト
ランジスタｌが動作するとＮ型拡散層（１０）よりイン
パクトイオンが発生し、Ｎ型拡散層（１０）をエミッタ
としＰ型導電層である３、７．９をベース、Ｎ型拡散層
（１０’ ）をコレクタとする寄生バイポーラトランジ
スタ構造によりＮ型拡散層（１０）より電流を吸収しメ
モリセルが保持しているデータを破壊してしまう。
タを設けたＰウェルの下にＰ型埋め込み層、Ｐ型半導体
基体があるので、例えば周辺回路用のｎ Ｍ ＯＳ ト
ランジスタｌが動作するとＮ型拡散層（１０）よりイン
パクトイオンが発生し、Ｎ型拡散層（１０）をエミッタ
としＰ型導電層である３、７．９をベース、Ｎ型拡散層
（１０’ ）をコレクタとする寄生バイポーラトランジ
スタ構造によりＮ型拡散層（１０）より電流を吸収しメ
モリセルが保持しているデータを破壊してしまう。
またＰ型半導体基体内を電流が流れる為に大電流が流れ
るトランジスタの近傍では基板の電位を上昇させる事に
より耐ラツチアツプ性能が悪くなるという欠点があった
。
るトランジスタの近傍では基板の電位を上昇させる事に
より耐ラツチアツプ性能が悪くなるという欠点があった
。
本発明の目的は周辺回路に起因するメモリセルの保持デ
ータの破壊がなく、耐ラツチアツプ特性の改善された半
導体記憶装置を提供する事にある。
ータの破壊がなく、耐ラツチアツプ特性の改善された半
導体記憶装置を提供する事にある。
本発明の半導体記憶装置は、第２導電型半導体基体上に
エピタキシャル層を形成してなる半導体基板の前記エピ
タキシャル層に選択的に設けられた第２導電型の第１の
ウェル及び前記第１のウェルと前記第２導電型半導体基
体の双方に連結した第２導電型の埋め込み層からなる第
１の素子形成領域に設けられたメモリセル用のＭＯＳト
ランジスタと、前記エピタキシャル層に前記第１のウェ
ルと離れて選択的に設けられた第２導電型の第２のウェ
ルからなる第２の素子形成領域に設けられた周辺回路用
のＭＯＳトランジスタとを有し、前記第２のウェル及び
その周囲の前記エピタキシャル層は、所定電位供給端に
接続された第１導電型のラッチアップ防止層に囲まれて
いるというものである。
エピタキシャル層を形成してなる半導体基板の前記エピ
タキシャル層に選択的に設けられた第２導電型の第１の
ウェル及び前記第１のウェルと前記第２導電型半導体基
体の双方に連結した第２導電型の埋め込み層からなる第
１の素子形成領域に設けられたメモリセル用のＭＯＳト
ランジスタと、前記エピタキシャル層に前記第１のウェ
ルと離れて選択的に設けられた第２導電型の第２のウェ
ルからなる第２の素子形成領域に設けられた周辺回路用
のＭＯＳトランジスタとを有し、前記第２のウェル及び
その周囲の前記エピタキシャル層は、所定電位供給端に
接続された第１導電型のラッチアップ防止層に囲まれて
いるというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体チップの断面図
である。
である。
この実施例はシリコンからなるＰ型半導体基体１０９に
Ｎ型エピタキシャル層１０５を形成してなる半導体基板
のＮ型エピタキシャル層１０５に選択的に設けられたＰ
型の第１のウェル１０３′及び第１のウェル１０３′と
Ｐ型半導体基体１０９の双方に連結したＰ型埋め込み層
１０７からなる第１の素子形成領域に設けられたメモリ
セル用のＭＯＳトランジスタ１０１′と、Ｎ型エピタキ
シャル層１０５に第１のウェル１０３と離れれ選択的に
設けられたＰ型の第２のウェル１０３からなる第２の素
子形成領域に設けられた周辺回路用のＭＯＳトランジス
タ１０１を有し、第２のウェル１０３及びその周囲のＮ
型エピタキシャル層１０５は、電源電位供給端に接続さ
れたＮ型のラッチアップ防止層１０４に囲まれていると
いうものである。ラッチアップ防止層１０４の底部はＰ
型埋め込み層であり側面はＰ型引出領域１２であり、多
結晶シリコン層１１６ａ、Ｗ層１１６ｂ、Ａ１層１１６
ｃからなる電極配線に接続されている。周辺回路がこの
ように、電源電位に固定されたラッチアップ防止層で囲
まれた第２の素子形成領域に設けられたｎＭＯＳ トラ
ンジスタで構成されているので、インパクトイオンが発
生してもメモリセルに悪響が及ばず、耐ラツチアツプ特
性も改善される。
Ｎ型エピタキシャル層１０５を形成してなる半導体基板
のＮ型エピタキシャル層１０５に選択的に設けられたＰ
型の第１のウェル１０３′及び第１のウェル１０３′と
Ｐ型半導体基体１０９の双方に連結したＰ型埋め込み層
１０７からなる第１の素子形成領域に設けられたメモリ
セル用のＭＯＳトランジスタ１０１′と、Ｎ型エピタキ
シャル層１０５に第１のウェル１０３と離れれ選択的に
設けられたＰ型の第２のウェル１０３からなる第２の素
子形成領域に設けられた周辺回路用のＭＯＳトランジス
タ１０１を有し、第２のウェル１０３及びその周囲のＮ
型エピタキシャル層１０５は、電源電位供給端に接続さ
れたＮ型のラッチアップ防止層１０４に囲まれていると
いうものである。ラッチアップ防止層１０４の底部はＰ
型埋め込み層であり側面はＰ型引出領域１２であり、多
結晶シリコン層１１６ａ、Ｗ層１１６ｂ、Ａ１層１１６
ｃからなる電極配線に接続されている。周辺回路がこの
ように、電源電位に固定されたラッチアップ防止層で囲
まれた第２の素子形成領域に設けられたｎＭＯＳ トラ
ンジスタで構成されているので、インパクトイオンが発
生してもメモリセルに悪響が及ばず、耐ラツチアツプ特
性も改善される。
以上説明した様に、本発明は周辺回路のＭＯＳトランジ
スタを固定電位供給端に接続されたＮ型のラッチアップ
防止層で完全に包囲する事により、メモリセル用のＭＯ
Ｓトランジスタとの寄生的の相互干渉を遮断するので、
メモリセルが保持しているデータは破壊されないという
効果がある。また基板電流による電位の浮きを発生しな
い事から耐ラツチアツプ特性が強くなるという効果もあ
る。
スタを固定電位供給端に接続されたＮ型のラッチアップ
防止層で完全に包囲する事により、メモリセル用のＭＯ
Ｓトランジスタとの寄生的の相互干渉を遮断するので、
メモリセルが保持しているデータは破壊されないという
効果がある。また基板電流による電位の浮きを発生しな
い事から耐ラツチアツプ特性が強くなるという効果もあ
る。
第１図は本発明の一実施例を示す半導体チップの断面図
、第２図は従来例を示す半導体チップの断面図である。 １．１０１・・・周辺回路用のｎＭＯＳトランジスタ、
１’、１０１’・・・メモリセル用のｎＭＯＳトランジ
スタ、１２・・・Ｐ型引出領域、３・・・Ｐウェル、１
０３・・・第２のウェル、１０３′第１のウェル、５．
１０５・・・Ｎ型エピタキシャル層、６゜１０６・・・
Ｐ型拡散層、７・・・Ｐ型埋め込み層、８・・・電極配
線、９，１０９・・・Ｐ型埋め込み層、１０゜１０’、
１１０，１１０’・・・Ｎ型ソース・ドレイン領域、ｌ
ｌａ、ｌｌａ 、１ｌｌａ、１１１ａ ・・・多結晶
シリコンゲート電極、ｌｌｂ、１１ｂ’ １ｌｌｂ
、１ｌｌｂ’・・・Ｗゲート電極、１２．１１２・・・
チャネルストッパ、１３．１１３・・・フィールド酸化
膜、１４．１１４・・・Ｓ ｉ ０２膜、１５．１１５
−ＢＰＳＧ膜、１１６ａ・＝多結晶シリコン層、１１６
ｂ・・・Ｗ層、１１６Ｃ・・・Ａ１層。
、第２図は従来例を示す半導体チップの断面図である。 １．１０１・・・周辺回路用のｎＭＯＳトランジスタ、
１’、１０１’・・・メモリセル用のｎＭＯＳトランジ
スタ、１２・・・Ｐ型引出領域、３・・・Ｐウェル、１
０３・・・第２のウェル、１０３′第１のウェル、５．
１０５・・・Ｎ型エピタキシャル層、６゜１０６・・・
Ｐ型拡散層、７・・・Ｐ型埋め込み層、８・・・電極配
線、９，１０９・・・Ｐ型埋め込み層、１０゜１０’、
１１０，１１０’・・・Ｎ型ソース・ドレイン領域、ｌ
ｌａ、ｌｌａ 、１ｌｌａ、１１１ａ ・・・多結晶
シリコンゲート電極、ｌｌｂ、１１ｂ’ １ｌｌｂ
、１ｌｌｂ’・・・Ｗゲート電極、１２．１１２・・・
チャネルストッパ、１３．１１３・・・フィールド酸化
膜、１４．１１４・・・Ｓ ｉ ０２膜、１５．１１５
−ＢＰＳＧ膜、１１６ａ・＝多結晶シリコン層、１１６
ｂ・・・Ｗ層、１１６Ｃ・・・Ａ１層。
Claims (1)
- 第２導電型半導体基体上にエピタキシャル層を形成して
なる半導体基板の前記エピタキシャル層に選択的に設け
られた第２導電型の第１のウェル及び前記第１のウェル
と前記第２導電型半導体基体の双方に連結した第２導電
型の埋め込み層からなる第１の素子形成領域に設けられ
たメモリセル用のＭＯＳトランジスタと、前記エピタキ
シャル層に前記第１のウェルと離れて選択的に設けられ
た第２導電型の第２のウェルからなる第２の素子形成領
域に設けられた周辺回路用のＭＯＳトランジスタとを有
し、前記第２のウェル及びその周囲の前記エピタキシャ
ル層は、所定電位供給端に接続された第１導電型のラッ
チアップ防止層に囲まれていることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195538A JP2680846B2 (ja) | 1988-08-04 | 1988-08-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195538A JP2680846B2 (ja) | 1988-08-04 | 1988-08-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244762A true JPH0244762A (ja) | 1990-02-14 |
| JP2680846B2 JP2680846B2 (ja) | 1997-11-19 |
Family
ID=16342756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195538A Expired - Lifetime JP2680846B2 (ja) | 1988-08-04 | 1988-08-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680846B2 (ja) |
-
1988
- 1988-08-04 JP JP63195538A patent/JP2680846B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2680846B2 (ja) | 1997-11-19 |
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