JPH0244959A - 読取装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、複数の感光素子から成る受光部により情報
を光学的に読取る密着形イメージセンサ等の読取装置に
関し、特に主走査方向、或いはまた副走査方向に上記感
光素子を複数、直線的に配列して構成される受光部を備
えた読取装置に関するものである。

【従来の技術】

第６図は例えば、三菱電機技報、　Ｖｏｌ、６０．　Ｎ
ｏ、１１１９８６、６０に示された従来の読取装置の１
つである密着形イメージセンサを示す断面図であり、図
において１は原稿、２は原稿ガイド、３は筐体、４は発
光ダイオードを直線配列した発光部、５は正立等倍結像
用のロッドレンズアレイ、６は直線状の光電変換部、７
は信号検出処理部である。 次に動作について説明する。原稿１は発光部４によって
照明され、そして原稿１からの反射光は、ロッドレンズ
アレイ５により集光、結像される。 この場合、ロッドレンズアレイ５は、原稿１の面上の情
報の１対１の正立等倍結像を光電変換部６の面上に形成
する。原稿１と同一幅をもつ光電変換部６では、原稿１
の面上の濃度情報に応じた電気信号を変換出力し、信号
検出処理部７に送る。 通常の縮小光学系による読取装置では、原稿幅をＡ４サ
イズとして、光電変換部６の長さを３０ｍｍとすると、
約４００胴程度の光路長を必要とするが、上記ロッドレ
ンズアレイ５を使用した場合のそれは２０〜５０胴程度
で小型の読取装置を形成できる。 第７図（ａ）、　（ｂ）は、従来の光電変換部を構成す
る高解像度４００ＤＰＩ（ドツト／インチ）センサＴＣ
Ｄ　１１　ＢＡＣのチップ配列の配列図とシリアル出力
のタイミングを示すタイミング図である。 ＣＣＤチップ（以下、チップと呼ぶ）の大きさには限界
があるため、読取長（例えばＡ４サイズで２１６ｍｍ）
を確保するため、およびチップ接続部での解像度劣化を
防ぐため、第７図（ａ）に示す如く４個のチップ８〜１
１が千鳥状に配列され、隣接するチップの列は、そのア
パーチャ幅にして副走査方向に４ライン分（０，２５４
ｍｍ）ずれている。 また、これら４個のチップ８〜１１の電気的特性は独立
しており、それぞれ独立した端子により駆動される。上
記チップ８〜１１の物理的配置が４ライン分ずれていて
も、１ライン上の電気的画像信号が得られるようにする
ために、チップ８〜１１内に例えば７個のラインメモリ
を設け、第７図（ｂ）に示す駆動タイミングで動作させ
ている。 ここで、φＶ５．φＶ２．・・・・・・、φＶ７はライ
ンシフトパルス、ＳＨはシフトレジスタへの転送パルス
である。第７図（ｂ）の下方に示す如く、奇数または偶
数番号のチップ８．１０または９，１１にφＶ１が入力
されたとすると、同図の■の期間に蓄積電極に蓄積した
信号は、奇数チップ８，１０については■の期間でライ
ンメモリＬ、、Ｌ２゜・・・・・・、Ｌ７と通ってシフ
トレジスタに転送出力される。一方、偶数チップ９．１
１については■の期間でラインメモリＬ、、Ｌ２．Ｌ３
と転送され、φＶ３の後にφＶ４のパルスが入らないの
でラインメモリし、に待機する。次いで■の期間でライ
ンメモリＬ４に転送され、同様な動作で■、■の期間を
経て期間■でラインメモリＬ１．シフトレジスタへと転
送される。従って奇数チップ８．１０の信号は■、偶数
チップ９，１１の信号は■の期間で出力され、奇数チッ
プ８，１０の信号に対して、偶数チップ９，１１の信号
は４ライン分遅れ、■の期間で全てのチップ８〜１１か
ら同一ライン上のデータを得ることができる。

【発明が解決しようとする課題】

従来のＣＣＤを使用した読取装置は、以上のように構成
されているので、以下のような問題があった。 （１）ＣＣＤチップ製作上、歩留やコストの関係でチッ
プ寸法の大きなものが得に（く、読取り長さ、すなわち
主走査方向に対してＣＣＤチップを複数個配列する必要
がある。このため複数チップの接続部での同一ライン情
報の読取り解像度低下を防止するには、複数チップの実
装時に、ＣＯＤチップ位置、特に画素の位置アライメン
トが１０μｍ以下の精度を必要とし、このような作業は
、高品質の読取装置を得ることを困難にし、またコスト
高の要因である。 （２）　　さらに高速の読取りを行う必要性に対しては
、個々のＣＣＤチップごとに一括して出力する方法とか
、高駆動周波数で動作させる方法があるが、この場合、
読取情報処理装置やパルス回路等が大がかりとなり、コ
スト高となる。 （３）　　同一機器で、解像度の異る読取りが出来る装
置の必要性が出てきた。これは例えば日本国内と米国内
の規格を合せ持つ装置を１台でまかなうことが可能とな
るが、従来装置では実現できなかった。 この発明は上記のような問題点を解消するためになされ
たもので、より簡単な構成で、且つより高速、高解像度
による読取りが簡単な演算処理により行えるようにした
読取装置を得ることを目的とする。

【課題を解決するための手段】

この発明の第１の請求項に係る発明の読取装置は、主走
査方向、単一ライン上に配列された複数の感光素子から
成る受光部と、この受光部の複数個の感光素子の情報を
、同時にそれぞれ順次取り出す処理部とを備えたもので
ある。 この発明の第２の請求項に係る発明の読取装置は、主走
査方向に複数ラインに亘って複数の感光素子が、それぞ
れ配列されて成る受光部と、この受光部の上記主走査方
向の複数ラインにおいて複数個の感光素子を同時に動作
させて、各感光素子の情報をそれぞれ順次取り出す処理
部とを備えたものである。 この発明の第３の請求項に係る発明の読取装置は、複数
ライン上の各感光素子が、ライン毎に相対的にずれた位
置に配列されて成るものである。 この発明の第４の請求項に係る発明の読取装置は、主走
査方向、単一ライン上に、且つ副走査方向、複数ライン
上の各感光素子が、ライン毎に異なる解像度の感光素子
により構成されて成るものである。

【作用】

この発明の第１の請求項に係る発明の読取装置は、主走
査方向、単一ライン上に配列された複数の感光素子が、
処理部により同時に動作させられて情報を読取られ、そ
の読取り速度が大幅にアップする。 この発明の第２の請求項に係る発明の読取装置は、主走
査方向に複数ライン上の複数の感光素子が、処理部によ
り複数個づつ、同時に動作させられて情報を読取られ、
その読取り速度が大幅にアップする。 この発明の第３の請求項に係る発明の読取装置は、主走
査方向、複数ラインに亘ってライン毎に相対的にずれた
位置に配列されている複数の感光素子が情報を処理部の
制御下に同時に読取られ、その読取り精度は高解像度の
ものとなる。 この発明の第４の請求項に係る発明の読取装置は、主走
査方向、複数ラインに亘ってライン毎に異なる解像度の
ものにより成る複数の感光素子が情報を処理部の制御下
で読取られ、これにより１台の読取装置により異なる解
像度による読取りが自由に行えると共に、その演算処理
も簡単になる。

【実施例】

以下、この発明の実施例を図について説明する。 第１図はこの発明の第１の請求項の発明に係る読取装置
の一実施例の要部の回路図であり、しかしてこの第１の
発明の実施例は、例えば第６図につき説明した従来の、
密着形イメージセンサによる読取装置の例を示している
。そして第１図はその受光部、処理部の要部回路を示す
。 しかして、第１図において、１２−１．　１２−２゜・
・・・・・、１２−ｍは主走査方向、単一ライン上に１
ライン分だけｍ個配列された、フォトダイオードまたは
フォトトランジスタから成る感光素子であり、受光部を
構成する。１４−１．１４−１　・・・・・・、１４−
ｍはそれぞれ、各感光素子１２−１．　１２−２．・・
・・・・１２−ｍに対し設けられているアナログスイッ
チであり、シフトレジスタ１６からの出力信号ＱＩ。 Ｑ２．・・・・・・ＱＰにより開閉制御される。この場
合、図示したように、主走査方向、単一ライン上のｍ個
の感光素子１２−１〜１２−ｍは、感光素子１２−１と
１２−２．　１２−３と１２−４．・・・・・・、１２
−ｍ−ｔと１２−ｍとの各２個づつの感光素子が対にさ
れており、しかして上記アナログスイッチ１４−１〜１
４−ｍを介し、シフトレジスタ１６の出力信号Ｑ、、Ｑ
２゜・・・・・・、　ＱＰ　　（Ｐ　＝　ｍ／２）を与
えられて、主走査方向において、各対の感光素子が同時
駆動されるようになっている。 更に、図中１６−１．　１６−２は各々シフトレジスタ
１６へのデータ入力端子、クロック入力端子、１７．１
８は各々感光素子１２−１．　１２−３．・・・・・・
１２−ｍ−１、および感光素子１２−２．　１２−４．
・・・・・・１２−ｍの信号出力端子、２４は信号出力
端子１７゜１８からの各出力信号を電流−電圧変換後、
Ａ／Ｄ変化するＡ／Ｄ変換回路、２５はこのＡ／Ｄ変換
されたデータを記憶するメモリ、２６はシフトレジスタ
１６．Ａ／Ｄ変換回路２４．メモリ２５を制御するため
の制御信号２８．２９を発生する制御回路、２７は信号
出力端子である。尚、この第１の発明の場合においては
、上記の各回路１６゜２４．２５．２６が、受光部であ
る感光素子１２１〜１２−ｍが受光した情報を読取る処
理部を構成している。 次に動作を説明する。シフトレジスタ１６のデータ入力
端子１６−１、クロック入力端子１６−２に所定のデー
タおよびクロックを入力すると、シフトレジスタ１６よ
り出力信号Ｑ、、Ｑ、、・・・・・・Ｑｐが順次出力し
、アナログスイッチ１４−１１４−ｓ、・・・・・・、
１４−ｍが順次閉じてゆく。これに応じて２個で１対に
なっている感光素子１２−１と１２−Ｑ　１２−３と１
２−４．−−−−−−、１２−ｍ−１と１２−ｍとが順
次、各対２個づつ同時に駆動されて原稿１からの情報を
読取り、その読取情報に応じた光電流をそれぞれ、信号
出力端子１７．１８に供給する。この光電流は、Ａ／Ｄ
変換回路２４により電流−電圧変換後メモリ２５に記載
され、制御回路の制御下に所定の演算処理を受ける。 このように、この第１の請求項の発明のこの実施例の場
合には、対にされた各２個づつの感光素子１２−１と１
２−２１１２−３と１２−４．・・・・・・＋　１２−
　ｍ　−１と１２−ｍを同時に動作させることにより、
アナログスイッチ１４−１．　１４−２．・・・・・・
を開閉するシフトレジスタ１６の段数は、実質的には１
／２となると同時に、読取速度は２倍になる効果がある
。したがってこの場合、主走査方向において３個以上の
感光素子を同時動作させる変形例は更に効果的である。 次に第２図につき、この発明の第２の請求項の発明に係
る読取装置の一実施例を説明する。図中、１２−１１１
２−２　、・・・・・・、１２−ｍおよびｌ　３−１．
１３−２・・・・・・、１３−ｍは各々、主走査方向に
２ライン分直線状に配列された上記感光素子である。こ
の場合、図中Ａ、Ｂは感光素子１２−１〜１２−ｍおよ
び感光素子１３−１〜１３−ｍから成る感光素子列を示
し、これら感光素子列Ａ、Ｂは互いに、副走査方向に並
列されて成るものである。 また、１４−１．　１４−２．・・・・・・、１４−ｍ
および１５−１．　１５−２．・・・・・・、１５−ｍ
は、シフトレジスタ１６からの信号Ｑ、〜Ｑ、に応じて
順次開閉する上記各感光素子列Ａ、Ｂに対し設けられた
アナログスイッチである。尚、その他の各部は第１図の
ものと同一である。 次に動作を説明する。第１図の第１の請求項の発明の場
合につき説明したことと同様にして、シフトレジスタ１
６から出力信号Ｑ、、Ｑ２．・・・・・・ＱＬＮが順次
出力すると、アナログスイッチ１４−１〜１４−ｍおよ
び１５−１〜１５−ｍが順次閉じ、感光素子列Ａ、Ｂの
各感光素子の読取情報に応した光電流が信号出力端子１
７．１８に出力する。しかしてこの光電流は、上述した
処理部の各回路２４〜２６により、所定の演算処理を受
ける。 このようにして、この第２の発明のこの実施例の場合、
２列の感光素子列Ａ、Ｂを同時に読取り処理することが
できる。この場合、」−２感光素子列Ａ、Ｂが設置され
ている基板上に所望の副走査方向の解像度が得られる間
隔を設けて感光素子１２−１〜１２−ｍ、　　１３−１
〜１３−ｍを作ることにより、チップ、即ち、感光素子
１２−１〜１２−ｍ１３−１〜１３−ｍの千鳥配列時に
おける副走査方向のチップ位置に対する注意は不要とな
り、例えば６４ドツトＸｎ　（ｎ＝１．２．　・・・・
・・）の感光素子を内蔵するセンサＩＣの直線配列によ
り２ライン同時読取りができ、したがって２倍の読取り
速度が達成できる読取装置が実現可能となる。面、上記
例では、２ラインの例で説明したが、３ライン以上の複
数ラインの感光素子列を設ければ、それに応じた読取高
速化が当然可能となる。 また、第２図の第２の発明における実施例では、副走査
方向に複数ライン設ける場合について説明したが、第１
図の第１の請求項に係る発明の例に示す如く、主走査方
向において、２個づつの感光素子、更には３個づつ以上
の複数の感光素子を同時に駆動する方法との組合せ、即
ち、第１図と第２図の例を融合して、副走査方向にｎ列
（ｎ＝２゜３、・・・・・・）、主走査方向にｍ個（ｍ
＝２．３．・・・・・・）の感光素子を同時動作させる
ことにより、より高速化を図ることができる。 即ち、以上述べた感光素子配列をもつこの発明の受光部
、即ち第６図の従来装置における光電変換部６と、発光
部４．ロッドレンズアレイ５．信号検出処理部７を組合
わせることにより、より高速読取りの可能な読取装置を
得ることができる。 次に、第３図につきこの発明の第３の請求項に係る読取
装置の一実施例を説明する。第３図において、１９−１
．　１９−２．　・・−−−−１９−ｍはピッチＤで配
列された感光素子、２０−１．　２０−Ｑ、・・・・・
・２０−ｍは感光素子Ｉ　Ｌｘ、Ｌ　９−２．　＋＋＋
＋・、　　１９−ｍから、所望の副走査方向の解像度に
相当する間隔Ｐを置き、かつ上記感光素子１９−１．　
１９−２．・・・・・・、１９−ｍの各中間位置に相対
的にピッチＤ／２だけずらして配列された感光素子であ
る。 なお、Ｃは感光素子１９−１．　１９−２．・・・・・
・１９−ｍから成る感光素子列、Ｄは感光素子２０−１
２０−２．・・・・・・、２０−ｍから成る感光素子列
である。 また図示する各回路２４〜２６は、シフトレジスタ１６
と共に上記第１．第２の発明同様の処理部を構成する同
一回路である。 そして、この第３図の実施例は、第１図に示した実施例
同様にして、感光素子列Ｃにおいては、感光素子１９−
１　と１９−！２．・・・・・・、　　１９−（ｍ−ｉ
）と１９−ｍとが２個ずつ対にされ、また感光素子列り
においては、感光素子２０−１　と２０−ｓ、・・・・
・・。 ２Ｑ−（ｍ−１）と２０−ｍとが２個ずつ対にされ、し
かして各対の感光素子がシフトレジスタ１６の出力信号
Ｑ１．・・・・・・、Ｑｍにより同時駆動されるように
なっている。 次に動作を説明する。第３図において、制御回路２６か
ら出力する制御信号２８によりシフトレジスタ１６を動
作させ、出力信号Ｑ、、Ｑ、、・・・・・・が該シフト
レジスタ１６から出力させると、アナログスイッチ２１
−１．　２１−２．　・−−−、２１−ｍが順次開閉す
る。これにより、２個で対になっている感光素子１９−
１と１９−Ｌ　２０−１　　と２０−ｓ＋、・・・・・
・、　１９−（ｍ　−１）　　と１９−ｍ、　２０−（
Ｉｌｌ−１）　　と２０−ｍとが順次、各対２個づつ同
時に駆動され、読取情報に対応した光電流が感光素子１
９−１．　１９−２゜２０−１．　２０−２．・・・・
・・から出力し、その光電流が信号出力端子１７．１８
から出力する。 その場合、制御信号２８の出力状態を変化させて感光素
子列Ｃ，Ｄにより同一ライン情報を読取らせ、信号出力
端子２７から該同一ラインの読取り信号を得るようにし
てもよい。このとき、感光素子列Ｃ，Ｄの主走査方向の
解像度は１／Ｄであるが、信号出力端子２７からは２／
Ｄに相当する２倍の解像度で読取ることができる。 尚、上記例では、感光素子列が２ラインで、両感光素子
列の各感光素子の相対位置ずれが更に感光素子間隔の１
７２の場合について説明したが、船釣にはｎラインの感
光素子例で、且つそれらの感光素子の相対位置を任意に
することにより、低解像度の感光素子の配列でもって、
高解像度の読取りを行うことができる。 次に第４図につきこの発明の第４の請求項の発明に係る
読取装置の実施例を説明する。図において、Ｅは、例え
ば４００ＤＰＩ　　（ドツト／インチ）で配列された感
光素子３０−１．　３０−２．・・・・・・３０−ｍか
ら成る感光素子列、Ｆは例えば３００ＤＰＩで配列され
た感光素子３１−１．　３１−２．・・・・・・３１−
ｍから成る感光素子列、３２−１．　３２−２．・・・
・・・、３２−ｍ及び３３−１．　３３−Ｌ・・・・・
・、３３−ｍはシフトレジスタ１６の出力信号Ｑ、、Ｑ
２．・・・・・・Ｑ、により開閉されるアナログスイッ
チ、３５は上記感光素子列Ｅ、Ｆからの光電流をＡ／Ｄ
変換等して処理する信号処理回路、３４はこの回路３５
に入力する制御信号の入力端子である。 尚、上記感光素子列Ｅ、Ｆが受光部を構成し、１６．３
５が処理回路を構成する。 次に動作を説明する。シフトレジスタ１６からの出力信
号Ｑ、、Ｑ２．・・・・・・、Ｑｌが順次アナログスイ
ッチ３２−１．　３２−Ｌ　・−−−−−、３２−ｍお
よび３３−１．　３３−Ｌ　−・−・−、３３−ｍを開
閉すると、感光素子列Ｅ、　　Ｆの各感光素子が同時に
２個づつ動作し、光電流が信号出力端子１７．１８へ出
力し、信号処理回路３５に供給されて処理される。芸で
、感光素子列Ｅは４００ＤＰＩの解像度、感光素子列Ｆ
は３００ＤＰＩの解像度の各感光素子から成り、これら
感光素子列Ｅ、Ｆを同−ＩＣセンサチップまたはセンサ
基板上に設けであるから、上記信号出力端子１７からは
４００ＤＰＩの解像度による読取り信号（光電流）が出
力し、信号出力端子１８からは３００ＤＰＩの異なる解
像度による読取り信号（光電流）が出力することになる
。 第５図は第４図の実施例の変形例を示す。図において、
４１−１．　４１−２　　・・・・・・　４１−ｍおよ
び４２−１．　４２−２．　・・・・・・、　４２−ｍ
はアナログスイッチ、２３は電流−電圧変換および出力
信号選択回路、２４はＡ／Ｄ変換回路、２５ばメモリ、
２７は出力信号端子である。更に２６は、上記電流電圧
変換および出力信号選択回路２３．Ａ／Ｄ変換回路２４
．メモリ２５．シフトレジスタ１６を制御する制御信号
２８．２９を出力する制御回路である。 しかして、この第５図の変形例は、主走査方向において
、感光素子列Ｅでは４素子を一括同時感光素子列Ｆでは
３素子を同時読取り可能な構成とすることで極めて高速
な読取りを可能にしたもので、電流−電圧変換および出
力信号選択回路２３において電流−電圧変換および信号
選択が行なわれ、またＡ／Ｄ変換回路２４．メモリ２５
を制御回路２６からの制御信号２９で制御することによ
り、所望の解像度の信号を順次得ることができる。 上述した第４図および第５図の実施例の場合、３００Ｄ
ＰＩ、４００ＤＰＩという異なる解像度の読取りを一つ
の読取装置（センサ）で担うことができ、１９８４年の
ＣＣ■ＴＴで３００ＤＰＩ。 ４００ＤＰＩ読取りの標準化、オプション化を勧告され
ているＧ４ファクシミリや、種々の高解像読取りの要求
されるスキャナ、ＤＣＲ（光学式読取装置）にとり、１
つのセンサで所望の異なる解像度で読取りができるとい
う効果がある。 また上記実施例では、３００ＤＰＩ、４００ＤＰＩの読
取りの場合の組合せで説明したが、２４０ＤＰＩ等、異
なる解像度との組合せでもよいし、２つだけの異なる解
像度の組合せに限定するものではない。

【発明の効果】

以上のように、この発明の第１の請求項に係る発明によ
れば、読取装置を、主走査方向、単一ライン上の複数の
感光素子を複数個づつ、同時動作させて複数の情報を同
時に読取るように構成したので、簡単な回路で、その読
取り速度が大幅にアップする読取装置が得られる効果が
ある。 またこの発明の第２の請求項に係る発明によれば、読取
装置を、主走査方向に複数ラインに亘って設けた複数の
感光素子を複数個づつ、同時動作させて複数の情報を同
時に読取るように構成したので、高速読取可能な読取装
置が得られる効果がある。 この発明の第３の請求項に係る発明によれば、読取装置
を、主走査方向に低解像の感光素子配列を持ち、副走査
方向に感光素子配列の相対位置をずらせた素子配列をも
つ受光部をもち、且つ複数の感光素子を同時動作させる
ように構成したので、主走査方向の感光素子配列は粗く
ても高解像度読取りができる読取装置が得られる効果が
ある。 この発明の第４の請求項に係る発明によれば、読取装置
を、１つの装置内で異なる解像度読取りができる受光部
をもつ構成としたので、従来複雑な演算処理等を要した
、異なる解像度による情報の読取りが、極めて簡単な処
理により、且つ高速にて得られる読取装置が得られる効
果がある。

【図面の簡単な説明】

第１図はこの発明の第１の請求項に係る発明の読取装置
の一実施例の要部の回路図、第２図は第２の請求項に係
る発明の読取装置の一実施例の要部の回路図、第３図は
第３の請求項に係る発明の読取装置の一実施例の要部の
回路図、第４図は第４の請求項に係る発明の読取装置の
要部の回路図、第５図は第４図の変形実施例の回路図、
第６図は従来の読取装置を示す断面図、第７回は従来の
ＣＣＤ千鳥配置の光電変換部およびその動作を説明する
説明図である。 １２−１〜１２−ｍ、　　１３−１〜１３−ｍ、　　１
９−ｔ〜１９−ｍ、　　２０−１〜２　ｏ−ｍｌ　３０
−１〜３０−　ｍ　＋３１−１〜３１−ｍは感光素子（
受光部）、１６はシフトレジスタ（処理部）、２４はＡ
／Ｄ変換回路（処理部）、２５はメモリ（処理部）、２
６は制御回路（処理部）、３５は信号処理回路（処理部
）。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）主走査方向、単一ライン上に配列された複数の感
   光素子からなる受光部と、この受光部の複数個の感光素
   子の情報を、同時にそれぞれ順次取り出す処理部とを備
   えた読取装置。
2. （２）主走査方向に複数ラインに亘って複数の感光素子
   がそれぞれ配列されてなる受光部と、この受光部の上記
   主走査方向の複数ラインにおいて複数個の感光素子を同
   時に動作させて各感光素子の情報をそれぞれ順次取り出
   す処理部とを備えた読取装置。
3. （３）複数ライン上の各感光素子は、ライン毎に相対的
   にずれた位置に配列されていることを特徴とする特許請
   求の範囲第２項記載の読取装置。
4. （４）複数ライン上の各感光素子は、ライン毎に異なる
   解像度の感光素子より構成されて成ることを特徴とする
   特許請求の範囲第２項記載の読取装置。