JPH024525Y2 - - Google Patents
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- JPH024525Y2 JPH024525Y2 JP13750982U JP13750982U JPH024525Y2 JP H024525 Y2 JPH024525 Y2 JP H024525Y2 JP 13750982 U JP13750982 U JP 13750982U JP 13750982 U JP13750982 U JP 13750982U JP H024525 Y2 JPH024525 Y2 JP H024525Y2
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- Japan
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- circuit
- reset
- signal
- initialization
- flip
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- 239000003990 capacitor Substances 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
(イ) 技術分野
本考案は、フアンクシヨン切換回路の改良に関
するもので、特に電源投入時にフアンクシヨン
を、特定のソースに自動的に設定することが出来
るイニシヤライズ機能を有するフアンクシヨン切
換回路の改良に関する。 (ロ) 技術の背景 チユーナやレコードプレーヤ等のソースの出力
信号をアンプに切換接続する為のフアンクシヨン
切換回路として、集積回路（IC）化されたもの
が提案されている。これは、各ソースの出力信号
路に挿入されるゲート、該ゲートを制御する為の
フリツプフロツプ回路、該フリツプフロツプ回路
をリセツトする為のリセツト回路等をIC内に配
置し、制御端子に印加される制御信号に応じてい
ずれかのゲートを選択的に導通させ、出力端子に
希望ソースの出力信号を発生せしめるものであ
る。しかして、その様なIC化フアンクシヨン切
換回路においては、電源投入時にフリツプフロツ
プ回路をリセツトする為、電源電圧を積分する積
分回路の出力信号をリセツト回路に印加してお
り、前記フアンクシヨン切換回路にイニシヤライ
ズ回路を付加すると、前記積分回路の出力信号
と、イニシヤライズ回路の出力信号とのタイミン
グの関係で、正規のイニシヤライズが行なえなく
なるという欠点があつた。 (ハ) 考案の要点 本考案は、上述の点に鑑み成されたもので、電
源とアース間に時定数回路を設けると共に、該時
定数回路に応じて導通するトランジスタを設け、
電源投入後所定の時間が経過したとき前記トラン
ジスタを導通せしめ、リセツト回路に前記トラン
ジスタから立上りの急なリセツト停止信号を印加
した後イニシヤライズ回路の出力信号がフリツプ
フロツプ回路に印加される様に成し、それによつ
てイニシヤライズの誤動作を防止せんとするもの
である。 (ニ) 実施例 第１図は本考案の一実施例を示すもので、１は
第１乃至第３ゲート２乃至４と、該第１乃至第３
ゲート２乃至４を制御する為の制御信号を発生す
る第１乃至第３フリツプフロツプ回路５乃至７
と、該第１乃至第３フリツプフロツプ回路５乃至
７の出力信号のレベル設定を行うレベルシフト回
路８と、前記第１乃至第３フリツプフロツプ回路
５乃至７を制御する制御回路９と、該制御回路９
を介して前記第１乃至第３フリツプフロツプ回路
５乃至７にリセツト信号を印加するリセツト回路
１０を含むＣ−MOSIC、１１は該Ｃ−MOSICの
正負電源端子１２，１３に動作電圧を供給する電
源回路、１４はコンデンサ１５と抵抗１６との直
列回路から成る時定数回路、１７はエミツタがダ
イオード１８及び１９を介して正の電源端子１２
に接続され、ベースが前記コンデンサ１５と抵抗
１６との接続点に接続され、コレクタがリセツト
回路１０の入力端子２０に接続されたトランジス
タ、及び２１はコンデンサ２２と抵抗２３とのツ
エナーダイオード２４とから成るイニシヤライズ
回路である。しかして、前記Ｃ−MOSIC１は、
チユーナの出力信号が印加される第１入力端子２
５、レコードプレーヤの出力信号が印加される第
２入力端子２６、DAD（デジタルオーデイオデイ
スク）プレーヤ等の補助ソースの出力信号が印加
される第３入力端子２７、選択された信号が出力
される出力端子２８、及びソース選択スイツチが
接続される第１乃至第３制御入力端子２９乃至３
１を備えている。 いま、時刻t0に電源回路１１の電源スイツチが
投入され、正負電源端子１２及び１３に第２図イ
の如き電源電圧が印加されたとする。すると、正
負電源端子１２及び１３からＣ−MOSICの各部
に電源電圧が供給され、同時に、正の電源電圧が
時定数回路１４及びイニシヤライズ回路２１に印
加される。その為、トランジスタ１７のベース電
圧は、正の電源電圧の立上りに応じて立上つた
後、前記時定数回路１４のコンデンサ１５の充電
により第２図ロに示す如く、徐々に低下してい
く。しかして、時刻t1になると、前記トランジス
タ１７のベース電圧がエミツタ電圧よりも３VBE
（VBEはトランジスタ、ダイオードの立上り電圧）
低下し、ダイオード１８及び１９とトランジスタ
１７が導通する。リセツト回路１０は、入力端子
２０に「Ｌ」信号が印加されている間、制御回路
９を介して第１乃至第３フリツプフロツプ回路５
乃至７にリセツト信号を印加して前記第１乃至第
３フリツプフロツプ回路５乃至７をリセツト状態
に保つ。従つて、時刻t1になる迄は、第１乃至第
３フリツプフロツプ回路５乃至７はリセツト状態
にあり、第１乃至第３制御入力端子２９乃至３１
に印加される制御入力を受付けない。時刻t1にト
ランジスタ１７が導通すると、リセツト回路１０
の入力端子２０の電圧は、第２図ハに示す如く、
急速に「Ｌ」から「Ｈ」になる。その為、リセツ
ト回路１０からのリセツト信号が停止し、第１乃
至第３フリツプフロツプ回路５乃至７のリセツト
状態が解除される。 一方、イニシヤライズ回路２１に正の電源電圧
が印加されると、第１制御入力端子２９に印加さ
れる電圧は、第２図ニに示す如く、VDDから除々
に低下する。しかして、前記イニシヤライズ回路
２１にはツエナーダイオード２４が接続されてい
るので、前記第１制御入力端子２９への入力信号
は、ツエナー電圧をVZとすれば、実質的に第２
図ホの如く、巾Ｔを持つて時刻t2迄継続するパル
スとなる。 従つて、Ｃ−MOSICには、時刻t0で電源電圧
が印加され、第１乃至第３フリツプフロツプ回路
５乃至７が時刻t1迄リセツトされ、時刻t1からt2
迄の間に第１制御入力端子２９に印加される
「Ｈ」信号により第１フリツプフロツプ回路５が
セツト状態となる。第１フリツプフロツプ回路５
がセツト状態になると、第１ゲート２が導通状態
となり、第１入力端子２５に印加されるチユーナ
の出力信号が出力端子２８に導出される。そし
て、電源投入時には、上述の動作が必ず行なわ
れ、常にチユーナの出力信号が出力端子２８に導
出され、誤動作なくイニシヤライズが達成出来
る。 イニシヤライズを行つた後、チユーナからの音
をそのまま継続して聞きたい場合には、フアンク
シヨン切換を行なわなければよい。また、レコー
ドプレーヤの音を聞きたい場合には、レコードプ
レーヤ選択用のスイツチを操作して第２制御入力
端子３０に「Ｈ」信号を印加すればよい。そうす
ると、第１フリツプフロツプ回路５がリセツトさ
れるとともに、第２フリツプフロツプ回路６がセ
ツトされ、第１ゲート２が遮断されるとともに、
第２ゲート３が導通し、第２入力端子２６に印加
されるレコードプレーヤからの出力信号が出力端
子２８に導出される。DADプレーヤの音を聞き
たい場合には、同様に第３制御入力端子３１に
「Ｈ」信号を印加すればよい。 (ホ) 効果 本考案に依れば、時定数回路によりリセツト信
号が発生される時間を設定しており、設定通りの
タイミングでリセツト停止を行うことが出来るの
で、リセツト停止のタイミングをイニシヤライズ
信号が発生されている期間に応じて前記時定数回
路を設定することにより前記イニシヤライズ信号
の発生が終了する以前に確実にリセツト停止を行
うことが出来、誤動作なくイニシヤライズを行う
ことが出来るという利点を有する。 尚、時定数回路とトランジスタとの組合せ回路
を用いず、単なる積分回路からリセツト停止信号
を発生させると、電源電圧の立上り等と関連し
て、リセツト停止信号がイニシヤライズ回路の出
力信号の消滅と略同時となり、誤つたイニシヤラ
イズをする危険や、リセツト停止信号がイニシヤ
ライズ回路の出力信号の消滅よりも遅く発生し、
イニシヤライズが出来なくなるという危険があ
り、また、イニシヤライズ回路２１の出力信号の
遅延の為、イニシヤライズ回路２１のコンデンサ
２２の容量を大としたりすると、電源オンオフを
繰り返した時に、前記コンデンサ２２の放電が十
分に行なわれずイニシヤライズが出来なくなると
いう欠点を生じる。 以上述べた如く、本考案は設定通りの時間でリ
セツト停止信号を発生させることが出来るので、
正しいイニシヤライズを行うことが出来、特に電
源の時定数に影響されない実用的なものである。
するもので、特に電源投入時にフアンクシヨン
を、特定のソースに自動的に設定することが出来
るイニシヤライズ機能を有するフアンクシヨン切
換回路の改良に関する。 (ロ) 技術の背景 チユーナやレコードプレーヤ等のソースの出力
信号をアンプに切換接続する為のフアンクシヨン
切換回路として、集積回路（IC）化されたもの
が提案されている。これは、各ソースの出力信号
路に挿入されるゲート、該ゲートを制御する為の
フリツプフロツプ回路、該フリツプフロツプ回路
をリセツトする為のリセツト回路等をIC内に配
置し、制御端子に印加される制御信号に応じてい
ずれかのゲートを選択的に導通させ、出力端子に
希望ソースの出力信号を発生せしめるものであ
る。しかして、その様なIC化フアンクシヨン切
換回路においては、電源投入時にフリツプフロツ
プ回路をリセツトする為、電源電圧を積分する積
分回路の出力信号をリセツト回路に印加してお
り、前記フアンクシヨン切換回路にイニシヤライ
ズ回路を付加すると、前記積分回路の出力信号
と、イニシヤライズ回路の出力信号とのタイミン
グの関係で、正規のイニシヤライズが行なえなく
なるという欠点があつた。 (ハ) 考案の要点 本考案は、上述の点に鑑み成されたもので、電
源とアース間に時定数回路を設けると共に、該時
定数回路に応じて導通するトランジスタを設け、
電源投入後所定の時間が経過したとき前記トラン
ジスタを導通せしめ、リセツト回路に前記トラン
ジスタから立上りの急なリセツト停止信号を印加
した後イニシヤライズ回路の出力信号がフリツプ
フロツプ回路に印加される様に成し、それによつ
てイニシヤライズの誤動作を防止せんとするもの
である。 (ニ) 実施例 第１図は本考案の一実施例を示すもので、１は
第１乃至第３ゲート２乃至４と、該第１乃至第３
ゲート２乃至４を制御する為の制御信号を発生す
る第１乃至第３フリツプフロツプ回路５乃至７
と、該第１乃至第３フリツプフロツプ回路５乃至
７の出力信号のレベル設定を行うレベルシフト回
路８と、前記第１乃至第３フリツプフロツプ回路
５乃至７を制御する制御回路９と、該制御回路９
を介して前記第１乃至第３フリツプフロツプ回路
５乃至７にリセツト信号を印加するリセツト回路
１０を含むＣ−MOSIC、１１は該Ｃ−MOSICの
正負電源端子１２，１３に動作電圧を供給する電
源回路、１４はコンデンサ１５と抵抗１６との直
列回路から成る時定数回路、１７はエミツタがダ
イオード１８及び１９を介して正の電源端子１２
に接続され、ベースが前記コンデンサ１５と抵抗
１６との接続点に接続され、コレクタがリセツト
回路１０の入力端子２０に接続されたトランジス
タ、及び２１はコンデンサ２２と抵抗２３とのツ
エナーダイオード２４とから成るイニシヤライズ
回路である。しかして、前記Ｃ−MOSIC１は、
チユーナの出力信号が印加される第１入力端子２
５、レコードプレーヤの出力信号が印加される第
２入力端子２６、DAD（デジタルオーデイオデイ
スク）プレーヤ等の補助ソースの出力信号が印加
される第３入力端子２７、選択された信号が出力
される出力端子２８、及びソース選択スイツチが
接続される第１乃至第３制御入力端子２９乃至３
１を備えている。 いま、時刻t0に電源回路１１の電源スイツチが
投入され、正負電源端子１２及び１３に第２図イ
の如き電源電圧が印加されたとする。すると、正
負電源端子１２及び１３からＣ−MOSICの各部
に電源電圧が供給され、同時に、正の電源電圧が
時定数回路１４及びイニシヤライズ回路２１に印
加される。その為、トランジスタ１７のベース電
圧は、正の電源電圧の立上りに応じて立上つた
後、前記時定数回路１４のコンデンサ１５の充電
により第２図ロに示す如く、徐々に低下してい
く。しかして、時刻t1になると、前記トランジス
タ１７のベース電圧がエミツタ電圧よりも３VBE
（VBEはトランジスタ、ダイオードの立上り電圧）
低下し、ダイオード１８及び１９とトランジスタ
１７が導通する。リセツト回路１０は、入力端子
２０に「Ｌ」信号が印加されている間、制御回路
９を介して第１乃至第３フリツプフロツプ回路５
乃至７にリセツト信号を印加して前記第１乃至第
３フリツプフロツプ回路５乃至７をリセツト状態
に保つ。従つて、時刻t1になる迄は、第１乃至第
３フリツプフロツプ回路５乃至７はリセツト状態
にあり、第１乃至第３制御入力端子２９乃至３１
に印加される制御入力を受付けない。時刻t1にト
ランジスタ１７が導通すると、リセツト回路１０
の入力端子２０の電圧は、第２図ハに示す如く、
急速に「Ｌ」から「Ｈ」になる。その為、リセツ
ト回路１０からのリセツト信号が停止し、第１乃
至第３フリツプフロツプ回路５乃至７のリセツト
状態が解除される。 一方、イニシヤライズ回路２１に正の電源電圧
が印加されると、第１制御入力端子２９に印加さ
れる電圧は、第２図ニに示す如く、VDDから除々
に低下する。しかして、前記イニシヤライズ回路
２１にはツエナーダイオード２４が接続されてい
るので、前記第１制御入力端子２９への入力信号
は、ツエナー電圧をVZとすれば、実質的に第２
図ホの如く、巾Ｔを持つて時刻t2迄継続するパル
スとなる。 従つて、Ｃ−MOSICには、時刻t0で電源電圧
が印加され、第１乃至第３フリツプフロツプ回路
５乃至７が時刻t1迄リセツトされ、時刻t1からt2
迄の間に第１制御入力端子２９に印加される
「Ｈ」信号により第１フリツプフロツプ回路５が
セツト状態となる。第１フリツプフロツプ回路５
がセツト状態になると、第１ゲート２が導通状態
となり、第１入力端子２５に印加されるチユーナ
の出力信号が出力端子２８に導出される。そし
て、電源投入時には、上述の動作が必ず行なわ
れ、常にチユーナの出力信号が出力端子２８に導
出され、誤動作なくイニシヤライズが達成出来
る。 イニシヤライズを行つた後、チユーナからの音
をそのまま継続して聞きたい場合には、フアンク
シヨン切換を行なわなければよい。また、レコー
ドプレーヤの音を聞きたい場合には、レコードプ
レーヤ選択用のスイツチを操作して第２制御入力
端子３０に「Ｈ」信号を印加すればよい。そうす
ると、第１フリツプフロツプ回路５がリセツトさ
れるとともに、第２フリツプフロツプ回路６がセ
ツトされ、第１ゲート２が遮断されるとともに、
第２ゲート３が導通し、第２入力端子２６に印加
されるレコードプレーヤからの出力信号が出力端
子２８に導出される。DADプレーヤの音を聞き
たい場合には、同様に第３制御入力端子３１に
「Ｈ」信号を印加すればよい。 (ホ) 効果 本考案に依れば、時定数回路によりリセツト信
号が発生される時間を設定しており、設定通りの
タイミングでリセツト停止を行うことが出来るの
で、リセツト停止のタイミングをイニシヤライズ
信号が発生されている期間に応じて前記時定数回
路を設定することにより前記イニシヤライズ信号
の発生が終了する以前に確実にリセツト停止を行
うことが出来、誤動作なくイニシヤライズを行う
ことが出来るという利点を有する。 尚、時定数回路とトランジスタとの組合せ回路
を用いず、単なる積分回路からリセツト停止信号
を発生させると、電源電圧の立上り等と関連し
て、リセツト停止信号がイニシヤライズ回路の出
力信号の消滅と略同時となり、誤つたイニシヤラ
イズをする危険や、リセツト停止信号がイニシヤ
ライズ回路の出力信号の消滅よりも遅く発生し、
イニシヤライズが出来なくなるという危険があ
り、また、イニシヤライズ回路２１の出力信号の
遅延の為、イニシヤライズ回路２１のコンデンサ
２２の容量を大としたりすると、電源オンオフを
繰り返した時に、前記コンデンサ２２の放電が十
分に行なわれずイニシヤライズが出来なくなると
いう欠点を生じる。 以上述べた如く、本考案は設定通りの時間でリ
セツト停止信号を発生させることが出来るので、
正しいイニシヤライズを行うことが出来、特に電
源の時定数に影響されない実用的なものである。
第１図は本考案の一実施例を示す回路図、及び
第２図イ乃至ホは本考案の説明に供する為の特性
図である。 主な図番の説明、１……Ｃ−MOSIC、５，６，
７……フリツプフロツプ回路、１０……リセツト
回路、１１……電源回路、１４……時定数回路、
１７……トランジスタ、２１……イニシヤライズ
回路。
第２図イ乃至ホは本考案の説明に供する為の特性
図である。 主な図番の説明、１……Ｃ−MOSIC、５，６，
７……フリツプフロツプ回路、１０……リセツト
回路、１１……電源回路、１４……時定数回路、
１７……トランジスタ、２１……イニシヤライズ
回路。
Claims (1)
- 信号路に挿入された複数のゲートを制御して複
数のソースの１つを選択するフアンクシヨン切換
回路であつて、前記ゲートの開閉を制御する為の
フリツプフロツプ回路と、該フリツプフロツプ回
路をリセツトするリセツト信号を発生するリセツ
ト回路と、該リセツト回路からリセツト信号が発
生されるのを停止する為のリセツト停止信号を前
記リセツト回路に印加するトランジスタと、電源
電圧が印加されるとともに、前記トランジスタを
制御する時定数回路と、電源投入後の所定時間、
前記フリツプフロツプ回路をイニシヤライズする
為のイニシヤライズ信号を発生するイニシヤライ
ズ回路とを設け、前記時定数回路の時定数により
前記リセツト回路からリセツト信号を発生させる
時間を設定し、電源投入時において前記イニシヤ
ライズ回路からイニシヤライズ信号の発生が終了
する以前に前記リセツト停止信号が発生する様に
前記トランジスタの導通タイミングを定めたこと
を特徴とするフアンクシヨン切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750982U JPS5942645U (ja) | 1982-09-09 | 1982-09-09 | フアンクシヨン切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750982U JPS5942645U (ja) | 1982-09-09 | 1982-09-09 | フアンクシヨン切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5942645U JPS5942645U (ja) | 1984-03-19 |
| JPH024525Y2 true JPH024525Y2 (ja) | 1990-02-02 |
Family
ID=30308840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13750982U Granted JPS5942645U (ja) | 1982-09-09 | 1982-09-09 | フアンクシヨン切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942645U (ja) |
-
1982
- 1982-09-09 JP JP13750982U patent/JPS5942645U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5942645U (ja) | 1984-03-19 |
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