JPH0245769A - パルス周期判別装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、パルスの周期を計測し、所定の値との大小を
判別するパルス周期判別装置に関する。

従来の技術 従来、この種のパルス周期判別装置は、タイマを内蔵し
た中央処理族［１（ＣＰＵ）のソフトウェアにより、周
期判別のハンチングを防止するためのヒステリシスを設
け、計測されたパルス周期と所定の値との大小を判別す
るように構成されている。

発明が解決しようとする課題 しかしながら、上記従来のパルス周期判別装置では、Ｃ
ＰＵのソフトウェアにより１周期判別のハンチングを防
止するためのヒステリシスを実現しているので、比較的
大規模な回路構成が必要とをシ、また、ＣＰＵのソフト
ウェアが複雑になるという問題点ｈ′−ある。

本発明は、上記従来の問題点に鑑み、簡単な回路構成で
周期判別のハンチングを防止するためのヒステリシスを
実現することができるパルス周期判別装置を提供するこ
とを目的とする。

課題を解決するための手段 本発明は上記目的な達成するために、入力パルスの周期
を判別するためのヒステリシスの上方周期、下方周期が
予めそれぞれ設定され、入力パルスの周期とこの上方周
期、下方周期な比較する第１、第２の回路と、この第１
、第２の比較回路の出力信号と入力パルスにより、入力
パルスの周期が前記ヒステリシスの上方周期と下方周期
の間にあるか否かを判別する回路とを備えたものである
。

作　　　　用 本発明は上記構成により、入力パルスの周期判別のハン
チングを防止するためのヒステリシスをハードウェアに
より実現するので、ＣＰＵのソフトウェアが簡単になる
。

実施例 以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るパルス周期判別装置の一実施例を示す
回路図、第２図は、第１図のパルス周期判別装置の主要
信号な示すタイミングチャートである。

第１図において、１，２はそれぞれ、周期が判別される
入力パルスなネガティブエツジトリガとう するリトリガ≠プル・ワンショット・マルチバイブレー
タであり、抵抗Ｒ１とコンデンサｃｌが？　／Ｌ／チバ
イプレータｌのタイマ［Ｔ　１を決定し、抵抗Ｒ２とコ
ンデンサＣ２がマルチバイブレータ２のタイマ僅Ｔｚ（
＜Ｔｔ）？決定する。

マルチバイブレータ１の出力端子Ｑ１とＤう。

チ５の出力端子ＱがＡＮＤゲート３の入力端子に接続さ
れ、ＡＮＤゲート３の出力端子とマルチバイブレータ２
の出力端子Ｑ２がＯＲゲートト待大入力端子接続されて
いる。

ＯＲゲート４の出力端子は、Ｄラッチ５のＤ端子に接続
され、Ｄラッチ５は、周期が判別される入力パルスをネ
ガティブエツジトリガとしてＱ端子から判定信号な出力
する。

次に、第２図な参照して上記実施例の動作な説明する。

第２図に示すように、周期Ｔが徐々に短くなるパルスが
入力すると、先ずＴ＞ＴＩ＞Ｔ２のときには、マルチバ
イブレータ１．２の出力端子Ｑｌ　。

Ｑ２の信号は共に、入力パルスの立ち下がりによりハイ
レベルとをシ、また、それぞれタイマ値ＴＩ。

Ｔ２の経過後にロウレベルにナル。

次いで、パルスの周期Ｔが更に短くなり、Ｔｌ〉Ｔ）Ｔ
２になると、マルチバイブレータ１の出力端子Ｑ１の信
号は入力パルスの立ち下がりによりハイレベルとをるが
、タイマＫＴ１の経過後にロウレベルとをらない。

同様に、パルスの周期Ｔが更に短くなってＴ１＞Ｔｚ＞
Ｔになると、マルチバイブレータ２の出力端子Ｑ２の信
号は入力パルスの立ち下がりによりハイレベルとをるが
、タイマ値Ｔ２の経過後にロウレベルとをらない。

他方、パルスの周期Ｔが徐々に長くなり、Ｔ１＞Ｔ＞Ｔ
２になると、マルチバイブレータ２の出力端子Ｑ２の信
号は入力パルスの立ち下がりからタイマ喧Ｔ２の経過後
にロウレベルとをり、次の入力パルスの立ち下がりによ
りハイレベルにナル。

同嘩に、パルスの周期が更に長くなって、Ｔ〉Ｔｌ＞Ｔ
２になると、マルチバイブレータ１．２の出力端子Ｑｌ
、Ｑ２の信号はそれぞれ、入力パルスの立ち下がりから
タイマ値Ｔｌ　、Ｔ２の経過後にロウレベルになる。

上記パルス周期の変化において、周期Ｔが徐々に短くな
るパルスカ；入力して、Ｔ＞ＴＩ＞Ｔ２のときと、ＴＩ
＞Ｔ＞Ｔ２のときの入力パルスの立ち下がり時には、マ
ルチバイブレータ２の出力端子Ｑ２の信号がロウレベル
であるので、ＯＲゲート４の出力信号がロウレベルであ
り、したがって、Ｄラッチ５のＱ端子の出力信号もロウ
レベルである。

そして、周期が更に短くなって、ＴＩ　＞Ｔ２　＞′ｒ
になると、その入力パルスの立ち下がりには、マルチバ
イブレータ２の出力端子Ｑ２の信号が・・イレベルであ
るので、Ｄラッチ５のＱ端子の出力信号がハイレベルと
をる。

この場合、マルチバイブレータ１の出力端子Ｑ１の信号
がノ・イレベルであるので、ＡＮＤゲート３の出力信号
がノ・イレベルとをる。

他方、パルス周期Ｔが長くなって、ＴＩ　＞Ｔ＞Ｔｚに
なっても、その入力パルスの立ち下ｈ′−り時にはＡＮ
Ｄゲート３、ＯＲゲート４の出力信号がハイレベルであ
るので、Ｄラッチ５のＱ端子の出力信号が継続してノ・
イレベルである。

そして、パルス周期が更に長くなって’ｒ＞’ｒｉ＞　
Ｔ　２になると、その人力パルスの立ち下がりにおけろ
マルチバイブレータ１．２の出力端子Ｑｌ。

Ｑ２の信号がそれぞれロウレベルであるので、ＡＮＤゲ
−ｈ３、ＯＲゲート４の出力信号がロウレベルとをり、
Ｄラッチ５のＱ端子の出力信号がロウレベルとをる。

したがって、上記実施例によれば、マルチバイブレータ
１，２のタイマ［Ｔｔ、Ｔｚをそれぞれ設定することに
より、入力パルスの周期Ｔを時間幅（Ｔｒ−Ｔｚ）のヒ
ステリシスで判別することができる。

また、Ｄラッチ５の判別信号を不図示のＣＰＵの人力ボ
ートに入力することにより、ＣＰＵは、入力ボートから
この判別信号な取り込んで、入力パルスの周期Ｔを時間
幅（ＴＩ−Ｔｚ）のヒステリシスで判別することができ
る。

発明の詳細 な説明したように、本発明は、入力パルスの周期を判別
するためのヒステリシスの上方周期。

下方周期がそれぞれ予め設定され、入力パルスの周期と
この上方周期、下方周期な比較する第１、第２の回路と
、この比較回路の出力信号と入力パルスにより、入力パ
ルスの周期が前記ヒステリシスの上方周期と下方周期の
間にあるか否かな判別する回路とを備えたので、ＣＰＵ
のソフトウェアが簡単になる。

【図面の簡単な説明】

第１図は、本発明に係るパルス周期判別装置の一実施例
を示す回路図、第２図は、第１図のパルス周期判別装置
の主要信号を示すタイミングチャートである。 １．２・・リトリガラブル・ワンショット・マルチバイ
ブレータ、３・・・ＡＮＤゲート、４・・・ＯＲゲート
、５・・・Ｄラッチ。

Claims (2)

【特許請求の範囲】
1. （１）入力パルスの周期を判別するためのヒステリシス
   の上方周期、下方周期が予めそれぞれ設定され、入力パ
   ルスの周期とこの上方周期、下方周期をそれぞれ比較す
   る第１、第２の回路と、前記第１、第２の比較回路の出
   力信号と入力パルスにより、入力パルスの周期が前記ヒ
   ステリシスの上方周期と下方周期の間にあるか否かを判
   別する回路とを有するパルス周期判別装置。
2. （２）前記第１、第２の比較回路はそれぞれ、上方周期
   、下方周期に対応する値が設定され、入力パルスの立ち
   下がりをトリガとする第１、第２のリトリガラブル・ワ
   ンショット・マルチバイブレータより構成され、 前記判別回路は、入力パルスの立ち下がりをトリガとし
   て判別信号を出力するＤラッチと、この判別信号と前記
   第１のリトリガラブル・ワンショット・マルチバイブレ
   ータの出力信号の論理積信号を出力する回路と、この論
   理積信号と前記第２のリトリガラブル・ワンショット・
   マルチバイブレータの出力信号の論理和信号を前記Ｄラ
   ッチのＤ端子に出力する回路と有する請求項（１）記載
   のパルス周期判別装置。