JPH03131122A - Ｐｌｌ周波数シンセサイザのロックアップ検知回路 - Google Patents
Ｐｌｌ周波数シンセサイザのロックアップ検知回路Info
- Publication number
- JPH03131122A JPH03131122A JP1268151A JP26815189A JPH03131122A JP H03131122 A JPH03131122 A JP H03131122A JP 1268151 A JP1268151 A JP 1268151A JP 26815189 A JP26815189 A JP 26815189A JP H03131122 A JPH03131122 A JP H03131122A
- Authority
- JP
- Japan
- Prior art keywords
- frequency synthesizer
- pll frequency
- pulse
- circuit
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 title claims description 8
- 238000012544 monitoring process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する産業上の利用分野
本発明はＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）周波数シンセサイザとマイクロコンピュータを
使用した機器において、ＰＬＬ周波数シンセサイザがロ
ックしたか否かを判定するための回路に関するものであ
る。
ｏｏｐ）周波数シンセサイザとマイクロコンピュータを
使用した機器において、ＰＬＬ周波数シンセサイザがロ
ックしたか否かを判定するための回路に関するものであ
る。
（２）従来の技術とその問題点
従来のＰ Ｌ Ｌ （ＰｈａｓｅＬｏｃｋｅｄ Ｌｏｏ
ｐ）周波数シンセサイザ（以下ＰＬＬ周波数シンセサイ
ザという）のロックアツプの検知回路は、第１図に示す
ように、ＰＬＬ周波数シンセサイザのアンロック信号を
積分回路を通した後、トランジスタ回路を介して制御回
路等に入力される構成になっており、その動作はパルス
波形で出力されるアンロック信号を一旦積分回路で平滑
し、トランジスタ回路でハイレベルまたはローレベルの
ディジタル信号に変換したものを機器の制御等に利用し
ている。
ｐ）周波数シンセサイザ（以下ＰＬＬ周波数シンセサイ
ザという）のロックアツプの検知回路は、第１図に示す
ように、ＰＬＬ周波数シンセサイザのアンロック信号を
積分回路を通した後、トランジスタ回路を介して制御回
路等に入力される構成になっており、その動作はパルス
波形で出力されるアンロック信号を一旦積分回路で平滑
し、トランジスタ回路でハイレベルまたはローレベルの
ディジタル信号に変換したものを機器の制御等に利用し
ている。
マイクロコンピュータを使用した機器において制御の必
要上、ＰＬＬ周波数シンセサイザのロックアツプを検知
する場合も、上記と同様に積分回路とトランジスタ回路
を介してマイクロコンピュータのポートに入力して検知
する構成がとられている。
要上、ＰＬＬ周波数シンセサイザのロックアツプを検知
する場合も、上記と同様に積分回路とトランジスタ回路
を介してマイクロコンピュータのポートに入力して検知
する構成がとられている。
この従来の回路では積分回路とトランジスタ回路を必要
とし部品点数とコストの増加という欠点があった。
とし部品点数とコストの増加という欠点があった。
（３）発明の目的
本発明の目的は、マイクロコンピュータを使用する機器
において、積分回路とトランジスタ回路を使用すること
なく ＰＬＬ周波数シンセサイザのロックアツプを検知
する回路を提供することにある。
において、積分回路とトランジスタ回路を使用すること
なく ＰＬＬ周波数シンセサイザのロックアツプを検知
する回路を提供することにある。
（４）発明の構成および作用
本発明は、この目的を達成するために、ＰＬＬ周波数シ
ンセサイザのアンロック信号の出力を直接マイクロコン
ピュータの人力ポートに接続して、アンロック信号のパ
ルスが一定時間内に入力されないときにロックしたと判
定することを特徴とする構成を有している。
ンセサイザのアンロック信号の出力を直接マイクロコン
ピュータの人力ポートに接続して、アンロック信号のパ
ルスが一定時間内に入力されないときにロックしたと判
定することを特徴とする構成を有している。
第２図および第３図は本発明を用いたときのアンロック
信号のパルスを監視する例で、回路の接続はＰＬＬ周波
数シンセサイザのアンロック信号をマイクロコンピュー
タの割込入力ポートまたはイベントカウンタ用ポートに
接続している。
信号のパルスを監視する例で、回路の接続はＰＬＬ周波
数シンセサイザのアンロック信号をマイクロコンピュー
タの割込入力ポートまたはイベントカウンタ用ポートに
接続している。
第２図はアンロック信号のパルスの監視をカウンタを用
いて行った例である。
いて行った例である。
ロックアツプの検知を開始するときは、パルスを計数す
るためのカウンタ（以下パルスカウンタという）を０に
クリアし、パルスを計数する時間を計るためのタイマ（
以下パルス監視タイマという）に最大パルス幅より充分
に長い時間をセットする。
るためのカウンタ（以下パルスカウンタという）を０に
クリアし、パルスを計数する時間を計るためのタイマ（
以下パルス監視タイマという）に最大パルス幅より充分
に長い時間をセットする。
ここでパルス監視タイマはマイクロコンピュータの内部
タイマ、ソフトタイマ等を利用する。
タイマ、ソフトタイマ等を利用する。
アンロック信号のパルスが割込入力ポート（またはイベ
ントカウンタ用ポート）に入力されるたびにパルスカウ
ンタを１ずつ加算していく。パルス監視タイマがタイム
アツプした時点でパルスカウンタの値を読出して“０”
でなければロックアツプしていないと判定し、上記の要
領で再びパルスカウンタを“０”にクリアし、パルス監
視タイマをセットする。
ントカウンタ用ポート）に入力されるたびにパルスカウ
ンタを１ずつ加算していく。パルス監視タイマがタイム
アツプした時点でパルスカウンタの値を読出して“０”
でなければロックアツプしていないと判定し、上記の要
領で再びパルスカウンタを“０”にクリアし、パルス監
視タイマをセットする。
パルス監視タイマがタイムアツプした時点でパルスカウ
ンタの値が“０″になっていればＰＬＬ周波数シンセサ
イザがロックアツプしたと判定できる。
ンタの値が“０″になっていればＰＬＬ周波数シンセサ
イザがロックアツプしたと判定できる。
第３図はアンロック信号のパルスの監視をフラグを用い
て行った例でロックアツプの検知を開始するときにフラ
グをリセットし、パルス監視タイマをセットす゛る。
て行った例でロックアツプの検知を開始するときにフラ
グをリセットし、パルス監視タイマをセットす゛る。
アンロック信号のパルスが入力されたらフラグをセット
する。パルス監視タイマがタイムアツプした時点でフラ
グを調べてセットされていればロックアツプしていない
と判定し、リセットされていればロックアツプしたと判
定することができる。
する。パルス監視タイマがタイムアツプした時点でフラ
グを調べてセットされていればロックアツプしていない
と判定し、リセットされていればロックアツプしたと判
定することができる。
（５）発明の詳細
な説明したように、本発明によれば積分回路とトランジ
スタ回路を使用しないので最少の部品点数とコストでＰ
ＬＬ周波数シンセサイザのロックアツプをマイクロコン
ピュータで検知することができる。
スタ回路を使用しないので最少の部品点数とコストでＰ
ＬＬ周波数シンセサイザのロックアツプをマイクロコン
ピュータで検知することができる。
第１図は従来のロックアツプ検知回路のブロック図、第
２図は本発明の回路のブロックとロックアツプ検知回路
のの実施例の動作図、第３図は本発明のロックアツプ検
知の実施例の動作図、第４図は第２図、第３図の動作の
フローチャートである。 １・・・ＰＬＬ周波数シンセサイザ、 ２・・・積分回
路、 ３・・・トランジスタ回路、 ４・・・制御
回路またはマイクロコンピュータ、 ５・・・マイクロ
コンピュータ。
２図は本発明の回路のブロックとロックアツプ検知回路
のの実施例の動作図、第３図は本発明のロックアツプ検
知の実施例の動作図、第４図は第２図、第３図の動作の
フローチャートである。 １・・・ＰＬＬ周波数シンセサイザ、 ２・・・積分回
路、 ３・・・トランジスタ回路、 ４・・・制御
回路またはマイクロコンピュータ、 ５・・・マイクロ
コンピュータ。
Claims (1)
- 【特許請求の範囲】 ＰＬＬ周波数シンセサイザとマイクロコンピュータを使
用した機器において、 ＰＬＬ周波数シンセサイザのアンロック信号がマイクロ
コンピュータの入力ポートに直接接続され、アンロック
信号のパルスが一定時間内に入力されないときにロック
したと判定することを特徴とするＰＬＬ周波数シンセサ
イザのロックアップ検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268151A JPH03131122A (ja) | 1989-10-17 | 1989-10-17 | Ｐｌｌ周波数シンセサイザのロックアップ検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268151A JPH03131122A (ja) | 1989-10-17 | 1989-10-17 | Ｐｌｌ周波数シンセサイザのロックアップ検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03131122A true JPH03131122A (ja) | 1991-06-04 |
Family
ID=17454604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268151A Pending JPH03131122A (ja) | 1989-10-17 | 1989-10-17 | Ｐｌｌ周波数シンセサイザのロックアップ検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03131122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1249936A3 (en) * | 2001-04-10 | 2005-04-13 | NEC Electronics Corporation | Lock detection circuit |
-
1989
- 1989-10-17 JP JP1268151A patent/JPH03131122A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1249936A3 (en) * | 2001-04-10 | 2005-04-13 | NEC Electronics Corporation | Lock detection circuit |
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