JPH0245852A - ループスキャン回路 - Google Patents
ループスキャン回路Info
- Publication number
- JPH0245852A JPH0245852A JP63196180A JP19618088A JPH0245852A JP H0245852 A JPH0245852 A JP H0245852A JP 63196180 A JP63196180 A JP 63196180A JP 19618088 A JP19618088 A JP 19618088A JP H0245852 A JPH0245852 A JP H0245852A
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- JP
- Japan
- Prior art keywords
- loop scan
- loop
- processor
- scan
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
チャネルプロセッサ内の２つの装置、例えば、Ｉ／Ｏプ
ロセッサ（ＩＯＰ）とチャネル装置（ＣＨＥ）との間に
跨がって構成されるループスキャン回路に関し、 システムの処理時間の短縮を図るため、外部からのアク
セスと内部のアクセスを並行して行い、外部と内部が互
いに独立して処理動作することができるループスキャン
回路を提供することを目的とし、 チャネルプロセッサ内のＩ／Ｏプロセッサとチャネル装
置の間に跨がって構成されるループスキャン回路であっ
て、前記Ｉ／Ｏプロセッサ内に、スキャンデータの書込
み／読出しを行いループスキャン動作を行うためのルー
プスキャンメモリと、前記Ｉ１０プロセッサの内部処理
に用い、互いのメモリアドレスを保護するためのＩ１０
プロセッサ専用のアドレスレジスタと、前記アドレスレ
ジスタと並列に接続され、互いのメモリアドレスを保護
するためのループスキャン動作用のカウンタレジスタと
を備え、Ｉ１０プロセッサとチャネル装置の両方で前記
ループスキャンメモリを使用するときに、前記ループス
キャンメモリを前記チャネル装置のループ・スキャンの
シフト動作よりも速い周期で動作させ、前記Ｉ１０プロ
セッサはループスキャンを行わない残余の時間に、前記
ループスキャンメモリを利用して前記アドレスレジスタ
により他の内部処理動作を行うように構成する。
ロセッサ（ＩＯＰ）とチャネル装置（ＣＨＥ）との間に
跨がって構成されるループスキャン回路に関し、 システムの処理時間の短縮を図るため、外部からのアク
セスと内部のアクセスを並行して行い、外部と内部が互
いに独立して処理動作することができるループスキャン
回路を提供することを目的とし、 チャネルプロセッサ内のＩ／Ｏプロセッサとチャネル装
置の間に跨がって構成されるループスキャン回路であっ
て、前記Ｉ／Ｏプロセッサ内に、スキャンデータの書込
み／読出しを行いループスキャン動作を行うためのルー
プスキャンメモリと、前記Ｉ１０プロセッサの内部処理
に用い、互いのメモリアドレスを保護するためのＩ１０
プロセッサ専用のアドレスレジスタと、前記アドレスレ
ジスタと並列に接続され、互いのメモリアドレスを保護
するためのループスキャン動作用のカウンタレジスタと
を備え、Ｉ１０プロセッサとチャネル装置の両方で前記
ループスキャンメモリを使用するときに、前記ループス
キャンメモリを前記チャネル装置のループ・スキャンの
シフト動作よりも速い周期で動作させ、前記Ｉ１０プロ
セッサはループスキャンを行わない残余の時間に、前記
ループスキャンメモリを利用して前記アドレスレジスタ
により他の内部処理動作を行うように構成する。
チャネルプロセッサ内の２つの装置、例えば、Ｉ１０プ
ロセッサ（ＩＯＰ）とチャネル装置（ＣＨＥ）との間に
構成されるループスキャン回路に関し、特に、ループス
キャンメモリの利用方法において、チャネル装置等の外
部からのループスキャンメモリへの書込み／続出しアク
セスと並行して、Ｉ／○プロセッサ内部からも自由にル
ープスキャンメモリを利用することができ、外部と内部
の互いの処理に影響を与えないようにしたループスキャ
ン回路に関する。
ロセッサ（ＩＯＰ）とチャネル装置（ＣＨＥ）との間に
構成されるループスキャン回路に関し、特に、ループス
キャンメモリの利用方法において、チャネル装置等の外
部からのループスキャンメモリへの書込み／続出しアク
セスと並行して、Ｉ／○プロセッサ内部からも自由にル
ープスキャンメモリを利用することができ、外部と内部
の互いの処理に影響を与えないようにしたループスキャ
ン回路に関する。
〔従来の技術及び発明が解決しようとする課題〕第４図
は、従来のループスキャン回路のブロック図である。Ｌ
ＳＭはループスキャンメモリであり、ＣＮＴはカウンタ
レジスタ、ＢＲＧはバッファレジスタ、ＷＲＧは書込み
レジスタであり、これらはＩＯＰ内に設けられる。ＣＨ
Ｅ内にもループスキャンに用いるラッチ用のレジスタＬ
がループ状に設けられる。これらのラッチはＩＯＰに接
続されている。
は、従来のループスキャン回路のブロック図である。Ｌ
ＳＭはループスキャンメモリであり、ＣＮＴはカウンタ
レジスタ、ＢＲＧはバッファレジスタ、ＷＲＧは書込み
レジスタであり、これらはＩＯＰ内に設けられる。ＣＨ
Ｅ内にもループスキャンに用いるラッチ用のレジスタＬ
がループ状に設けられる。これらのラッチはＩＯＰに接
続されている。
ループスキャンは、試験時及び障害時などにＣＨＥのラ
ッチの値を任意に書込み／続出しすることを目的とする
もので、従来のループスキャンメモリは外部のクロック
周期で動作し、外部からアクセスしている最中はその動
作のみにループスキャンメモリは占有されており、内部
の回路からのアクセスは保留される。
ッチの値を任意に書込み／続出しすることを目的とする
もので、従来のループスキャンメモリは外部のクロック
周期で動作し、外部からアクセスしている最中はその動
作のみにループスキャンメモリは占有されており、内部
の回路からのアクセスは保留される。
即ち、図に示すように、従来のループスキャン回路は、
データバスＤＢからバッファレジスタＢＲＧを介してカ
ウンタＣＮＴにループスキャンメモリのアドレスがセッ
トされ、ループスキャンメモリのデータを書込み／続出
している。
データバスＤＢからバッファレジスタＢＲＧを介してカ
ウンタＣＮＴにループスキャンメモリのアドレスがセッ
トされ、ループスキャンメモリのデータを書込み／続出
している。
しかしながら、カウンタレジスタのみによりループスキ
ャンメモリのアドレスを指定していたために、ループス
キャン動作が行われている時は、ループスキャンメモリ
に対する他の内部のアクセスは処理できず、ループスキ
ャンメモリの有効利用が図れないために内部の動作が遅
れてしまいシステムの実質的な処理速度も遅れていた。
ャンメモリのアドレスを指定していたために、ループス
キャン動作が行われている時は、ループスキャンメモリ
に対する他の内部のアクセスは処理できず、ループスキ
ャンメモリの有効利用が図れないために内部の動作が遅
れてしまいシステムの実質的な処理速度も遅れていた。
本発明の目的は、システムの処理時間の短縮を図るため
、ループスキャンメモリの使用効率を上げて外部からの
アクセスと内部のアクセスを並行して行うことができる
ようにし、互いに独立して処理動作することができるル
ープスキャン回路を提供することにある。
、ループスキャンメモリの使用効率を上げて外部からの
アクセスと内部のアクセスを並行して行うことができる
ようにし、互いに独立して処理動作することができるル
ープスキャン回路を提供することにある。
第１図は、本発明の、原理構成図である。図に示すよう
に、本発明によれば、チャネルプロセッサ内のＩ１０プ
ロセッサ（ＩＯＰ）とチャネル装置（ＣＨＥ）の間に跨
がって構成されるループスキャン回路であって、前記Ｉ
１０プロセッサ内に、スキャンデータの書込み／読出し
を行いループスキャン動作を行うためのループスキャン
メモリ（ＬＳＭ）と、前記Ｉ１０プロセッサの内部処理
に用い、互いのメモリアドレスを保護するための１１０
プロセツサ界用のアドレスレジスタ（ＡＲＧ）と、前記
アドレスレジスタと並列に接続され、互いのメモリアド
レスを保護するためのルーフスキャン動作用のカウンタ
レジスタ（ＣＮＴ）とを備え、Ｉ１０プロセッサとチャ
ネル装置の両方で前記ループスキャンメモリを使用する
ときに、前記ループスキャンメモリを前記チャネル装置
のループスキャンのシフト動作よりも速い周期で動作さ
せ、前記Ｉ１０プロセッサはループスキャンを行わない
残余の時間に、前記ループスキャンメモリを利用して前
記アドレスレジスタにより他の内部処理動作を行うよう
にしたことを特徴とする。
に、本発明によれば、チャネルプロセッサ内のＩ１０プ
ロセッサ（ＩＯＰ）とチャネル装置（ＣＨＥ）の間に跨
がって構成されるループスキャン回路であって、前記Ｉ
１０プロセッサ内に、スキャンデータの書込み／読出し
を行いループスキャン動作を行うためのループスキャン
メモリ（ＬＳＭ）と、前記Ｉ１０プロセッサの内部処理
に用い、互いのメモリアドレスを保護するための１１０
プロセツサ界用のアドレスレジスタ（ＡＲＧ）と、前記
アドレスレジスタと並列に接続され、互いのメモリアド
レスを保護するためのルーフスキャン動作用のカウンタ
レジスタ（ＣＮＴ）とを備え、Ｉ１０プロセッサとチャ
ネル装置の両方で前記ループスキャンメモリを使用する
ときに、前記ループスキャンメモリを前記チャネル装置
のループスキャンのシフト動作よりも速い周期で動作さ
せ、前記Ｉ１０プロセッサはループスキャンを行わない
残余の時間に、前記ループスキャンメモリを利用して前
記アドレスレジスタにより他の内部処理動作を行うよう
にしたことを特徴とする。
このような構成において、もともと外部のクロック周期
は内部のクロック周期よりも長く、しかもループスキャ
ンメモリは内部のクロックによっても動作可能なため、
外部のスキャンアクセス処理を内部のクロック周期によ
り動作させるようにし、ループスキャンの１サイクル内
に処理を終了させ、その１サイクル内に他の内部処理も
行う。
は内部のクロック周期よりも長く、しかもループスキャ
ンメモリは内部のクロックによっても動作可能なため、
外部のスキャンアクセス処理を内部のクロック周期によ
り動作させるようにし、ループスキャンの１サイクル内
に処理を終了させ、その１サイクル内に他の内部処理も
行う。
そのため、互いのメモリアドレスを保護するために内部
処理用のアドレスレジスタと、スキャン動作用のカウン
タレジスタを設けている。本発明では、外部のスキャン
動作と内部動作の同時処理を実現することにより、シス
テムの処理速度の向上を図ることができる。
処理用のアドレスレジスタと、スキャン動作用のカウン
タレジスタを設けている。本発明では、外部のスキャン
動作と内部動作の同時処理を実現することにより、シス
テムの処理速度の向上を図ることができる。
第２図は、本発明の一実施例ループスキャン回路のブロ
ック構成図である。図に示すように、ＩＯＰ内に内部処
理用のアドレスレジスタＡＲＧトスキャン動作用のカウ
ンタレジスタＣＮＴがデータバスＤＢに対して並列に設
けられる。チャネル族［ＣＨＥはループスキャンをされ
る側であり、Ｉ１０プロセッサＩＯＰはループスキャン
を取り込む側である。ＣＨＥ内にはループスキャンのた
めにラッチＬ （Ｌｌ〜Ｌｎ）がループ状に接続されて
おり、その両端はＩＯＰに接続されている。
ック構成図である。図に示すように、ＩＯＰ内に内部処
理用のアドレスレジスタＡＲＧトスキャン動作用のカウ
ンタレジスタＣＮＴがデータバスＤＢに対して並列に設
けられる。チャネル族［ＣＨＥはループスキャンをされ
る側であり、Ｉ１０プロセッサＩＯＰはループスキャン
を取り込む側である。ＣＨＥ内にはループスキャンのた
めにラッチＬ （Ｌｌ〜Ｌｎ）がループ状に接続されて
おり、その両端はＩＯＰに接続されている。
ループスキャン動作時はこのループを用い、１段ずつラ
ッチ内のデータをシフトさせてＩＯＰにデータを渡し、
ＩＯＰではそのデータを受けて処理を進める。即ち、Ｉ
ＯＰ側ではレジスタ５ＴＧＯを経て書込みレジスタ５Ｔ
ＧＩに取り込まれ、次にループスキャンメモリＬＳＭに
取り込まれ、レジスタ５ＴＧ２を経てその値をＣＨＥに
返す。
ッチ内のデータをシフトさせてＩＯＰにデータを渡し、
ＩＯＰではそのデータを受けて処理を進める。即ち、Ｉ
ＯＰ側ではレジスタ５ＴＧＯを経て書込みレジスタ５Ｔ
ＧＩに取り込まれ、次にループスキャンメモリＬＳＭに
取り込まれ、レジスタ５ＴＧ２を経てその値をＣＨＥに
返す。
この場合、本発明では、ＩＯＰ内のクロック周期をＣＨ
Ｅ内のクロック周期よりも短くし、ＩＯＰ側のクロック
周期で動作させるものである。
Ｅ内のクロック周期よりも短くし、ＩＯＰ側のクロック
周期で動作させるものである。
即ち、従来は同一のループ内ではすべてＣＨＥのスキャ
ン用のクロック周期で動作させていたが、本発明では同
一のスキャンループ内であってもＩＯＰ側とＣＨＥ側で
はクロック周期を変えている。
ン用のクロック周期で動作させていたが、本発明では同
一のスキャンループ内であってもＩＯＰ側とＣＨＥ側で
はクロック周期を変えている。
ＩＯＰ内のクロック周期はＣＨＥのスキャン用クロック
周期より充分短いため、ＣＩＴＥスキャンの１サイクル
内でＩＯＰ側のＣＨＥスキャン動作は充分に余裕をもっ
て終了することができ、残余の時間でＩＯＰ側の他の処
理動作を行うことができる。
周期より充分短いため、ＣＩＴＥスキャンの１サイクル
内でＩＯＰ側のＣＨＥスキャン動作は充分に余裕をもっ
て終了することができ、残余の時間でＩＯＰ側の他の処
理動作を行うことができる。
ＣＨＥのスキャンの取り方は１ビツトずつシフトさせる
方法であり、ＬＳＭにも１ビツトずつ書き込んで行く。
方法であり、ＬＳＭにも１ビツトずつ書き込んで行く。
ループスキャンメモリのアドレスは最初にループカウン
タＣＮ Ｔにセットされ、１つずつデクリメン） （−
１）してその示されたアドレスに書き込まれて行く。こ
れに対してＩＯＰ側では毎回メモリのアドレスを与えて
任意のデータを３２ビット幅で処理することができる。
タＣＮ Ｔにセットされ、１つずつデクリメン） （−
１）してその示されたアドレスに書き込まれて行く。こ
れに対してＩＯＰ側では毎回メモリのアドレスを与えて
任意のデータを３２ビット幅で処理することができる。
このようにＩＯＰが自由にアドレスを設定できるように
新たにアドレスレジスタＡＲＧを設け、スキャン用のア
ドレスとは独立させている。
新たにアドレスレジスタＡＲＧを設け、スキャン用のア
ドレスとは独立させている。
第３図は、第２図構成のクロック信号のタイミングチャ
ートである。ｌ０Ｐ−ＣＬＫはＩＯＰを動作させるクロ
ック、ＣＨＥ−ＣＬＫはＣＨＥを動作させるクロックで
ある。ＣＨＥのスキャン時はＣＨＥの通常動作の４倍の
タイミングで行う。
ートである。ｌ０Ｐ−ＣＬＫはＩＯＰを動作させるクロ
ック、ＣＨＥ−ＣＬＫはＣＨＥを動作させるクロックで
ある。ＣＨＥのスキャン時はＣＨＥの通常動作の４倍の
タイミングで行う。
ＩＯＰからＢｎａｂｌｅ Ｌｏｏｐ ５ｈｉｆｔ （
Ｅ Ｌ Ｓ ）信号がでるとＣＨＥｌ、：ｌ；！−Ａ
−ＣＬＫと＋Ｂ−ＣＬＫが送られループスキャンが開始
される。
Ｅ Ｌ Ｓ ）信号がでるとＣＨＥｌ、：ｌ；！−Ａ
−ＣＬＫと＋Ｂ−ＣＬＫが送られループスキャンが開始
される。
−Ａ −ＣＬＫから＋Ｂ−ＣＬＫＯ間で通常ノサンプル
動作を行い、＋Ｂ−ＣＬＫがら−Ａ−ＣＬＫまでがホー
ルド動作となる。−Ａ−ＣＬＫでＩｏＰの５ＴＧＯヘデ
ータを渡し、５ＴＧＯ１，：ｆ−夕が届いた後はＩＯＰ
クロックで５ＴＧＩ、ＬＳＭを経て５ＴＧ２まで進む。
動作を行い、＋Ｂ−ＣＬＫがら−Ａ−ＣＬＫまでがホー
ルド動作となる。−Ａ−ＣＬＫでＩｏＰの５ＴＧＯヘデ
ータを渡し、５ＴＧＯ１，：ｆ−夕が届いた後はＩＯＰ
クロックで５ＴＧＩ、ＬＳＭを経て５ＴＧ２まで進む。
そして５ＴＧ２からＣＨＥまで＋Ｂ−ＣＬＫでデータを
渡す。このようにしてＩＯＰとＣＨＥとのクロックの相
違をカバーする。
渡す。このようにしてＩＯＰとＣＨＥとのクロックの相
違をカバーする。
実使用においては、ＩＯＰとＣＨＥの他にＡクロックを
発生するクロック発振器ＣＬＫＡ （図示せず）があり
、ＩＯＰがＣＬＫＡにＥＬＳ信号を出力すると、ＣＬＫ
Ａは−Ａ−ＣＬＫと＋Ｂ・ＣＬＫをＣＨＥに送出するよ
うになっている。この場合クロックは必ず−Ａ・ＣＬＫ
から送出される。ＣＬＫＡがＣＨＥに−Ａ−ＣＬＫを送
出するタイミングにＩＯＰへ同一の信号を送出し、ＩＯ
Ｐ側でこの−Ａ−ＣＬＫを１τ信号に変換している。
発生するクロック発振器ＣＬＫＡ （図示せず）があり
、ＩＯＰがＣＬＫＡにＥＬＳ信号を出力すると、ＣＬＫ
Ａは−Ａ−ＣＬＫと＋Ｂ・ＣＬＫをＣＨＥに送出するよ
うになっている。この場合クロックは必ず−Ａ・ＣＬＫ
から送出される。ＣＬＫＡがＣＨＥに−Ａ−ＣＬＫを送
出するタイミングにＩＯＰへ同一の信号を送出し、ＩＯ
Ｐ側でこの−Ａ−ＣＬＫを１τ信号に変換している。
以上の説明のように、ｌ０ＰＩ−！ｌ０Ｐ−ＣＬＫによ
りすべて動作し、ループスキャンが行われているときは
、タイミングチャート中の“Ｔ ＩＩで示すループスキ
ャン中にＬＳＭを占有するタイミングの間のみ、ループ
スキャン動作がＬＳＭを使用する。これ以外のタイミン
グではＩＯＰ内部の要求に対応する。この場合、ループ
スキャンがＬＳＭを占有するときの切り換えは−Ａ−Ｃ
ＬＫのＩＯＰ・１τ信号が５ＴＧＩに来た時に行われる
。このタイミング時のみＬＳＭのアドレスはカウンタ側
を選択し、他のタイミングではアドレスレジスタ側を選
択するようになっている。５ＴＧ２のタイミングにルー
プアウトのデータをセットする。
りすべて動作し、ループスキャンが行われているときは
、タイミングチャート中の“Ｔ ＩＩで示すループスキ
ャン中にＬＳＭを占有するタイミングの間のみ、ループ
スキャン動作がＬＳＭを使用する。これ以外のタイミン
グではＩＯＰ内部の要求に対応する。この場合、ループ
スキャンがＬＳＭを占有するときの切り換えは−Ａ−Ｃ
ＬＫのＩＯＰ・１τ信号が５ＴＧＩに来た時に行われる
。このタイミング時のみＬＳＭのアドレスはカウンタ側
を選択し、他のタイミングではアドレスレジスタ側を選
択するようになっている。５ＴＧ２のタイミングにルー
プアウトのデータをセットする。
以上説明したように、本発明によれば、チャネル装置の
ループスキャンがＩ１０プロセッサの内部を占有する時
間が少なくなり、１サイクル中の他の時間はＩＯＰの要
求を実行することができるので、システムの実質的な処
理速度が大幅に向上する。
ループスキャンがＩ１０プロセッサの内部を占有する時
間が少なくなり、１サイクル中の他の時間はＩＯＰの要
求を実行することができるので、システムの実質的な処
理速度が大幅に向上する。
第１図は、本発明の原理構成図、
第２図は、本発明の一実施例ループスキャン回路図、
第３図は、第２図回路のクロック信号のタイミングチャ
ート、及び 第４図は、従来のループスキャン回路図である。 （符号の説明） ＩＯＰ・・・Ｉ１０プロセッサ、 ＣＨＥ・・・チャネル装置、 ■、ＳＭ・・・ループスキャンメモリ、ＡＲＧ・・・ア
ドレスレジスタ、 ＣＮＴ・・・カウンタレジスタ、 ５ＴＧＯ，５ＴＧＩ、５ＴＧ２・・・レジスタ、ＤＢ・
・・データバス
ート、及び 第４図は、従来のループスキャン回路図である。 （符号の説明） ＩＯＰ・・・Ｉ１０プロセッサ、 ＣＨＥ・・・チャネル装置、 ■、ＳＭ・・・ループスキャンメモリ、ＡＲＧ・・・ア
ドレスレジスタ、 ＣＮＴ・・・カウンタレジスタ、 ５ＴＧＯ，５ＴＧＩ、５ＴＧ２・・・レジスタ、ＤＢ・
・・データバス
Claims (1)
- 【特許請求の範囲】 １、チャネルプロセッサ内のＩ／Ｏプロセッサ（ＩＯＰ
）とチャネル装置（ＣＨＥ）の間に跨がって構成される
ループスキャン回路であって、前記Ｉ／Ｏプロセッサ内
に、 スキャンデータの書込み／読出しを行いループスキャン
動作を行うためのループスキャンメモリ（ＬＳＭ）と、 前記Ｉ／Ｏプロセッサの内部処理に用い、互いのメモリ
アドレスを保護するためのＩ／Ｏプロセッサ専用のアド
レスレジスタ（ＡＲＧ）と、前記アドレスレジスタと並
列に接続され、互いのメモリアドレスを保護するための
ループスキャン動作用のカウンタレジスタ（ＣＮＴ）と
を備え、Ｉ／Ｏプロセッサとチャネル装置の両方で前記
ループスキャンメモリを使用するときに、前記ループス
キャンメモリを前記チャネル装置のループスキャンのシ
フト動作よりも速い周期で動作させ、前記Ｉ／Ｏプロセ
ッサはループスキャンを行わない残余の時間に、前記ル
ープスキャンメモリを利用して前記アドレスレジスタに
より他の内部処理動作を行うようにしたことを特徴とす
るループスキャン回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196180A JPH0245852A (ja) | 1988-08-08 | 1988-08-08 | ループスキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196180A JPH0245852A (ja) | 1988-08-08 | 1988-08-08 | ループスキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245852A true JPH0245852A (ja) | 1990-02-15 |
Family
ID=16353531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196180A Pending JPH0245852A (ja) | 1988-08-08 | 1988-08-08 | ループスキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245852A (ja) |
-
1988
- 1988-08-08 JP JP63196180A patent/JPH0245852A/ja active Pending
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