JPH0245974A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0245974A JPH0245974A JP63196908A JP19690888A JPH0245974A JP H0245974 A JPH0245974 A JP H0245974A JP 63196908 A JP63196908 A JP 63196908A JP 19690888 A JP19690888 A JP 19690888A JP H0245974 A JPH0245974 A JP H0245974A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体記憶装置に関し、特に、ワード線の抵
抗値を低減化した半導体記憶装置に関する。
抗値を低減化した半導体記憶装置に関する。
［従来の技術］
従来の半導体記憶装置を、スタティック型ＲＡＭを例に
第２図を参照して説明する。第２図において、半導体基
板１の基板内にはソース・ドレイン拡散層が形成されて
おり、半導体基板１上には、ゲート酸化膜あるいはフィ
ールド酸化膜を介して第１層配線であるポリサイド層（
２，３）が形成されている。ここで２は、トランスファ
ートランジスタのゲートを兼ねたワード線であり、また
、３は、ドライバートランジスタのゲート電極を兼ねた
配線層である。この上には、第１層間絶縁膜５を介して
、第２層配線であるグランド配線層６が、ポリサイドに
より形成されており、更に、第２層間絶縁膜７上および
そのスルーホール内にはドライバートランジスタの負荷
抵抗となる高抵抗ポリシリコン層８が、またその上には
窒化膜９が形成されている。そして、第３層間絶縁膜１
０上およびそのスルーホール内にはデイジット線となる
Ａ１配線１１が形成されている。
第２図を参照して説明する。第２図において、半導体基
板１の基板内にはソース・ドレイン拡散層が形成されて
おり、半導体基板１上には、ゲート酸化膜あるいはフィ
ールド酸化膜を介して第１層配線であるポリサイド層（
２，３）が形成されている。ここで２は、トランスファ
ートランジスタのゲートを兼ねたワード線であり、また
、３は、ドライバートランジスタのゲート電極を兼ねた
配線層である。この上には、第１層間絶縁膜５を介して
、第２層配線であるグランド配線層６が、ポリサイドに
より形成されており、更に、第２層間絶縁膜７上および
そのスルーホール内にはドライバートランジスタの負荷
抵抗となる高抵抗ポリシリコン層８が、またその上には
窒化膜９が形成されている。そして、第３層間絶縁膜１
０上およびそのスルーホール内にはデイジット線となる
Ａ１配線１１が形成されている。
［発明が解決しようとする問題点コ
近年半導体記憶装置は、ますます、その高速性が追求さ
れるようになってきた。しかしながら、一方では、高集
積化、微細化は一層推進されてきており、そのため、ワ
ード線の幅が狭小化されるとともにワード線に接続され
る素子数は増加している。したがって、ワード線が高抵
抗化するとともに、このラインの有する容量が増大して
、動作の高速性が損なわれる。このラインの低抵抗化を
図るために、ポリシリコンにかわって、ポリサイドある
いはシリサイドが用いられるようになってきたが、これ
でも、十分に低い抵抗値のものは得られなかった。また
、配線の厚さを厚くすることによって低抵抗化を達成し
ようとすると、成膜技術上問題があるばかりでなくステ
ップカバレージが悪化する。
れるようになってきた。しかしながら、一方では、高集
積化、微細化は一層推進されてきており、そのため、ワ
ード線の幅が狭小化されるとともにワード線に接続され
る素子数は増加している。したがって、ワード線が高抵
抗化するとともに、このラインの有する容量が増大して
、動作の高速性が損なわれる。このラインの低抵抗化を
図るために、ポリシリコンにかわって、ポリサイドある
いはシリサイドが用いられるようになってきたが、これ
でも、十分に低い抵抗値のものは得られなかった。また
、配線の厚さを厚くすることによって低抵抗化を達成し
ようとすると、成膜技術上問題があるばかりでなくステ
ップカバレージが悪化する。
本発明は、この点に対処してなされたものであって、そ
の目的とするところは、新たな工程を付加することなく
、ワード線の抵抗値を低減化し、もって、半導体記憶装
置の動作の高速化を達成することにある。
の目的とするところは、新たな工程を付加することなく
、ワード線の抵抗値を低減化し、もって、半導体記憶装
置の動作の高速化を達成することにある。
［問題点を解決するための手段］
本発明の半導体記憶装置は、ポリシリコン、ポリサイド
またはシリサイドからなる第１層配線と、ポリシリコン
、ポリサイドまたはシリサイドからなる第２層配線とを
具備し、第１層配線はワード線として用いられ、ワード
線上にはこれとほぼ平面形状の等しい第２層配線が形成
され、かつ、ワード線は、一定間隔毎に第２層配線によ
って短絡されている。
またはシリサイドからなる第１層配線と、ポリシリコン
、ポリサイドまたはシリサイドからなる第２層配線とを
具備し、第１層配線はワード線として用いられ、ワード
線上にはこれとほぼ平面形状の等しい第２層配線が形成
され、かつ、ワード線は、一定間隔毎に第２層配線によ
って短絡されている。
［実施例］
次に、本発明の実施例について、図面をを９照して説明
する。
する。
第１図は、スタティック型メモリセルの断面図であって
、半導体基板１上にはゲート絶縁層あるいはフィールド
酸化膜を介して、第１層配線層としてポリサイドからな
るワード線２およびドライバートランジスタのゲート電
極を兼ねた配線層３が形成されている。第１層配線の上
には第１層間絶縁膜５を介して第２層配線としてシリサ
イドからなるワード線低抵抗化配線層４とグランド配線
層６が形成れている。ワード線２とワード線低抵抗化配
線層４とは、ともに紙面に垂直に伸びており、そして、
１６ビツトごとに両者は電気的に接続されている。
、半導体基板１上にはゲート絶縁層あるいはフィールド
酸化膜を介して、第１層配線層としてポリサイドからな
るワード線２およびドライバートランジスタのゲート電
極を兼ねた配線層３が形成されている。第１層配線の上
には第１層間絶縁膜５を介して第２層配線としてシリサ
イドからなるワード線低抵抗化配線層４とグランド配線
層６が形成れている。ワード線２とワード線低抵抗化配
線層４とは、ともに紙面に垂直に伸びており、そして、
１６ビツトごとに両者は電気的に接続されている。
本実施例の半導体記憶装置は、次のように製造される。
即ち、Ｎ型半導体基板内にＰウェルを形成したＰ型半導
体シリコン基体上に酸化膜を形成し、その上にタングス
テンポリサイドによりワード線２と配線層３を形成する
。第１層目のポリサイド層上に、第１層間絶縁膜５とし
て１０００人の気相成長酸化膜を成長せしめたのち、全
面に、第２のタングステンポリサイド層を形成する。第
２のタングステンポリサイド層は、グランド配線層６お
よびワード線低抵抗化配線層４としてパタニングされる
。ワード線低抵抗化配線層４は、第１層配線であるワー
ド線２とほぼ同一の平面パターンを有しており、そして
、１６ビツトおきにワード線２とコンタクトをとること
により、ワード線の抵抗値を約半分とすることができる
。その後に、第２層間絶縁膜７を１μｍ程度成長せしめ
、セルノードへのスルーホールを形成しｔｓ ｒ＆、ド
ライバートランジスタの負荷抵抗として高抵抗ポリシリ
コン層８を形成する。更に、その上に窒化膜９を選択的
に形成し、第３層間絶縁膜１ｏを全面に形成してから、
デイジット線用スルーホールと形成し、最後に、デイジ
ット線としてＡＩ配線１１を形成する。本実施例では、
ワード線低抵抗化配線層４と第１層ポリサイドからなる
ワード線２とは１６ビツトごとに接続されていたが、も
ちろん、これ以下のビット、例えば、８ビツトごと、あ
るいは各ビットごとに電気的に接続してもよい。また、
第１層あるいは第２層のポリサイド層に換えて、ポリシ
リコン層あるいはシリサイド層を用いてもよい。
体シリコン基体上に酸化膜を形成し、その上にタングス
テンポリサイドによりワード線２と配線層３を形成する
。第１層目のポリサイド層上に、第１層間絶縁膜５とし
て１０００人の気相成長酸化膜を成長せしめたのち、全
面に、第２のタングステンポリサイド層を形成する。第
２のタングステンポリサイド層は、グランド配線層６お
よびワード線低抵抗化配線層４としてパタニングされる
。ワード線低抵抗化配線層４は、第１層配線であるワー
ド線２とほぼ同一の平面パターンを有しており、そして
、１６ビツトおきにワード線２とコンタクトをとること
により、ワード線の抵抗値を約半分とすることができる
。その後に、第２層間絶縁膜７を１μｍ程度成長せしめ
、セルノードへのスルーホールを形成しｔｓ ｒ＆、ド
ライバートランジスタの負荷抵抗として高抵抗ポリシリ
コン層８を形成する。更に、その上に窒化膜９を選択的
に形成し、第３層間絶縁膜１ｏを全面に形成してから、
デイジット線用スルーホールと形成し、最後に、デイジ
ット線としてＡＩ配線１１を形成する。本実施例では、
ワード線低抵抗化配線層４と第１層ポリサイドからなる
ワード線２とは１６ビツトごとに接続されていたが、も
ちろん、これ以下のビット、例えば、８ビツトごと、あ
るいは各ビットごとに電気的に接続してもよい。また、
第１層あるいは第２層のポリサイド層に換えて、ポリシ
リコン層あるいはシリサイド層を用いてもよい。
［発明の効果］
以上説明したように、本発明は、第２層配線によって、
第１層配線であるワード線を適当な間隔ごとに短絡した
ものであるから、本発明によれば工程数を増加させるこ
となく、ワード線の低抵抗（ヒ、即ち、半導体記憶装置
の高速化を達成することができる。
第１層配線であるワード線を適当な間隔ごとに短絡した
ものであるから、本発明によれば工程数を増加させるこ
となく、ワード線の低抵抗（ヒ、即ち、半導体記憶装置
の高速化を達成することができる。
第１図は、本発明の一実施例の断面図、第２図は、従来
例の断面図である。 １・・・半導体基板、 ２・・・ワード線、 ３・・・
グランド配線、 ４・・・ワード線低抵抗化配線層。
例の断面図である。 １・・・半導体基板、 ２・・・ワード線、 ３・・・
グランド配線、 ４・・・ワード線低抵抗化配線層。
Claims (1)
- 複数の拡散層がその内部に形成された半導体基板と、該
半導体基板上に絶縁膜を介して形成されたポリシリコン
、ポリサイドまたはシリサイドからなる第１層配線と、
該第１層配線上に形成された層間絶縁膜と、該層間絶縁
膜上に形成されたポリシリコン、ポリサイドまたはシリ
サイドからなる第２層配線とを具備する半導体記憶装置
において、前記半導体記憶装置の複数のワード線は、前
記第１層配線によって形成され、前記複数のワード線上
には前記層間絶縁膜を介して前記第２層配線からなるワ
ード線低抵抗化配線層が形成され、かつ、前記複数のワ
ード線のそれぞれは、その上に形成された前記ワード線
低抵抗化配線層と複数箇所において接続していることを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196908A JPH0245974A (ja) | 1988-08-07 | 1988-08-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196908A JPH0245974A (ja) | 1988-08-07 | 1988-08-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245974A true JPH0245974A (ja) | 1990-02-15 |
Family
ID=16365652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196908A Pending JPH0245974A (ja) | 1988-08-07 | 1988-08-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153761A (ja) * | 1993-05-03 | 1995-06-16 | Hyundai Electron Ind Co Ltd | 半導体素子の配線製造方法 |
-
1988
- 1988-08-07 JP JP63196908A patent/JPH0245974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153761A (ja) * | 1993-05-03 | 1995-06-16 | Hyundai Electron Ind Co Ltd | 半導体素子の配線製造方法 |
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