JPH0529578A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0529578A JPH0529578A JP3186010A JP18601091A JPH0529578A JP H0529578 A JPH0529578 A JP H0529578A JP 3186010 A JP3186010 A JP 3186010A JP 18601091 A JP18601091 A JP 18601091A JP H0529578 A JPH0529578 A JP H0529578A
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- Japan
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- wiring
- line wiring
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- 238000003860 storage Methods 0.000 claims abstract description 13
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】縦積み型メモリセル構造を有する半導体記憶装
置において、記憶素子を構成する電界効果型トランジス
タのビット線配線と接続される側の拡散層とビット線配
線の接続部の段差を小さくし、その結果接触抵抗を小さ
くすると共に、ビット線配線の断線をなくし、歩留，信
頼性のすぐれた半導体記憶素子を提供することを目的と
する。 【構成】記憶素子を構成する電界効果型トランジスタの
ビット線配線と接続される側の拡散層４ｂとビット線配
線１０を電荷蓄積電極層５ｂを介して接続する。
置において、記憶素子を構成する電界効果型トランジス
タのビット線配線と接続される側の拡散層とビット線配
線の接続部の段差を小さくし、その結果接触抵抗を小さ
くすると共に、ビット線配線の断線をなくし、歩留，信
頼性のすぐれた半導体記憶素子を提供することを目的と
する。 【構成】記憶素子を構成する電界効果型トランジスタの
ビット線配線と接続される側の拡散層４ｂとビット線配
線１０を電荷蓄積電極層５ｂを介して接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に縦積み型メモリセルを有する半導体記憶装置に関す
る。
特に縦積み型メモリセルを有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来の縦積み型メモリセル構造は、図３
に示すように、記憶素子を構成する電界効果型トランジ
スタ（以下ＭＯＳトランジスタと称する）のビット線配
線１０と接続される側の拡散層４６は、ビット線配線１
０とで直接接続されていた。
に示すように、記憶素子を構成する電界効果型トランジ
スタ（以下ＭＯＳトランジスタと称する）のビット線配
線１０と接続される側の拡散層４６は、ビット線配線１
０とで直接接続されていた。
【０００３】
【発明が解決しようとする課題】この従来の縦積み型メ
モリセル構造では、多層構造化に伴いＭＯＳトランジス
タのビット線配線と接続される側の拡散層とビット線配
線との接続開孔部の段差が大きくなり、接触抵抗の増大
やビット線配線の切断など歩留面及び信頼性での問題点
も多くあった。
モリセル構造では、多層構造化に伴いＭＯＳトランジス
タのビット線配線と接続される側の拡散層とビット線配
線との接続開孔部の段差が大きくなり、接触抵抗の増大
やビット線配線の切断など歩留面及び信頼性での問題点
も多くあった。
【０００４】本発明の目的は、ビット線配線と接続され
る側の拡散層とビット線配線の接続部の段差を小さく
し、その結果接触抵抗を小さくすると共に、ビット線配
線の切断の発生をなくし、歩留，信頼性のすぐれた半導
体記憶装置を提供することにある。
る側の拡散層とビット線配線の接続部の段差を小さく
し、その結果接触抵抗を小さくすると共に、ビット線配
線の切断の発生をなくし、歩留，信頼性のすぐれた半導
体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、縦積み型メモリセル構造において、ＭＯＳトランジ
スタのビット線配線と接続される側の拡散層とビット線
配線を電荷蓄積電極層を介して接続していることを特徴
とする。
は、縦積み型メモリセル構造において、ＭＯＳトランジ
スタのビット線配線と接続される側の拡散層とビット線
配線を電荷蓄積電極層を介して接続していることを特徴
とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図２は、本発明の一実施例を説明するために製作工
程順に示した半導体チップの断面図である。まず図２
（ａ）に示すようにＰ型半導体基板１上にＭＯＳトラン
ジスタを形成する。次に図２（ｂ）に示すようにＭＯＳ
トランジスタのゲート電極層３と電荷蓄積電極５ａを絶
縁する層間膜２を成長させパターニングを行いＭＯＳト
ランジスタの拡散層４ａと電荷蓄積電極５ａを接続する
為のコンタクト及びビット線配線と接続される側の拡散
層４ｂとビット線配線１０を接続する為のコンタクトを
形成する。その後、電荷蓄積電極層５ａを成長させパタ
ーニングを行うがこの際、後にＭＯＳトランジスタのビ
ット線配線と接続される側の拡散層４ｂとビット線配線
１０を接続する部分にも電荷蓄積電極層５ｂを残してお
く。次に図２（ｃ）に示すようにコンデンサのゲート絶
縁膜６及び多結晶シリコンを成長させパターニングを行
い、対極多結晶シリコン電極７を形成し、層間絶縁膜８
を付け次にＭＯＳトランジスタのビット線配線と接続さ
れる側の拡散層４ｂ上の電荷蓄積電極層５ｂとビット線
配線１０を接続するコンタクトを形成する。最後に図１
に示すようにビット線配線膜を付けパターニングを行
い、ビット線配線１０を形成すると本発明の一実施例の
半導体記憶素子が完成できる。この記憶素子を構成する
電界効果型トランジスタのビット線１０と接続される側
の拡散層４ｂとビット線配線１０は電荷蓄積電極層５ａ
を介して接続されている。
る。図２は、本発明の一実施例を説明するために製作工
程順に示した半導体チップの断面図である。まず図２
（ａ）に示すようにＰ型半導体基板１上にＭＯＳトラン
ジスタを形成する。次に図２（ｂ）に示すようにＭＯＳ
トランジスタのゲート電極層３と電荷蓄積電極５ａを絶
縁する層間膜２を成長させパターニングを行いＭＯＳト
ランジスタの拡散層４ａと電荷蓄積電極５ａを接続する
為のコンタクト及びビット線配線と接続される側の拡散
層４ｂとビット線配線１０を接続する為のコンタクトを
形成する。その後、電荷蓄積電極層５ａを成長させパタ
ーニングを行うがこの際、後にＭＯＳトランジスタのビ
ット線配線と接続される側の拡散層４ｂとビット線配線
１０を接続する部分にも電荷蓄積電極層５ｂを残してお
く。次に図２（ｃ）に示すようにコンデンサのゲート絶
縁膜６及び多結晶シリコンを成長させパターニングを行
い、対極多結晶シリコン電極７を形成し、層間絶縁膜８
を付け次にＭＯＳトランジスタのビット線配線と接続さ
れる側の拡散層４ｂ上の電荷蓄積電極層５ｂとビット線
配線１０を接続するコンタクトを形成する。最後に図１
に示すようにビット線配線膜を付けパターニングを行
い、ビット線配線１０を形成すると本発明の一実施例の
半導体記憶素子が完成できる。この記憶素子を構成する
電界効果型トランジスタのビット線１０と接続される側
の拡散層４ｂとビット線配線１０は電荷蓄積電極層５ａ
を介して接続されている。
【０００７】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタのビット線配線と接続される側の拡散層とビ
ット線配線を電荷蓄積電極層を介して接続することで、
ビット線配線と接続される側の拡散層とビット線配線の
接続部の段差が小さくなることにより接触抵抗が小さく
なり、又ビット線配線の切断などがなくなり歩留が向上
するという効果がある。
ランジスタのビット線配線と接続される側の拡散層とビ
ット線配線を電荷蓄積電極層を介して接続することで、
ビット線配線と接続される側の拡散層とビット線配線の
接続部の段差が小さくなることにより接触抵抗が小さく
なり、又ビット線配線の切断などがなくなり歩留が向上
するという効果がある。
【図１】本発明の一実施例の半導体記憶素子の断面図で
ある。
ある。
【図２】本発明の一実施例の半導体記憶素子の製造方法
を説明するために工程順に示した半導体素子の断面図で
ある。
を説明するために工程順に示した半導体素子の断面図で
ある。
【図３】従来の縦積み型メモリセル構造の半導体記憶素
子の断面図である。
子の断面図である。
１ Ｐ型半導体基板 ２ 層間絶縁膜 ３ ゲート電極 ４ａ 拡散層 ４ｂ ビット線配線と接続される側の拡散層 ５ａ 電荷蓄積電極層 ５ｂ ビット線配線と接続される側の拡散層上に残る
電荷蓄積電極層 ６ ゲート絶縁膜 ７ 対極多結晶シリコン電極 ８ 層間絶縁膜 ９ コンタクト穴 １０ ビット線配線
電荷蓄積電極層 ６ ゲート絶縁膜 ７ 対極多結晶シリコン電極 ８ 層間絶縁膜 ９ コンタクト穴 １０ ビット線配線
Claims (1)
- 【特許請求の範囲】 【請求項１】 縦積み型メモリセル構造において、記憶
素子を構成する電界効果型トランジスタのビット線と接
続される側の拡散層とビット線配線を電荷蓄積電極層を
介して接続していることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186010A JPH0529578A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186010A JPH0529578A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529578A true JPH0529578A (ja) | 1993-02-05 |
Family
ID=16180799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186010A Pending JPH0529578A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529578A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH02113570A (ja) * | 1988-10-22 | 1990-04-25 | Sony Corp | 半導体メモリ装置及びその製造方法 |
| JPH0322475A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
-
1991
- 1991-07-25 JP JP3186010A patent/JPH0529578A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH02113570A (ja) * | 1988-10-22 | 1990-04-25 | Sony Corp | 半導体メモリ装置及びその製造方法 |
| JPH0322475A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |