JPH0246014A - 非線形エンファシス・ディエンファシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、非線形増幅回路及びそれを用いた非線形エ
ンファシス・ディエンファシス回路に関する。

（従来の技術） 一般に、ＶＴＲ（ビデオテープレコーダ）やビデオディ
スクにおいては、映像信号をＦＭ変調して記録している
。ＦＭ変調された信号を記録・再生して復調した場合、
ＦＭ復調後のノイズ分布は周波数が高くなるほど増加す
る。この三角ノイズを抑圧してＳ／Ｎを改善する方法と
して、エンファシス・ディエンファシスが用いられる。

これはエンファシス回路によって映像信号の高域成分を
強調（エンファシス）してＦＭ変調を行ない、復調時に
エンファシス特性と逆の特性を持つディエンファシス回
路により高域成分を抑圧するものである。

エンファシス特性はＦＭ波の伝送帯域により制限され、
Ｓ／Ｎをエンファシス量を大きくし過ぎると映像信号の
白ピークが黒レベルに落込む、いわゆる反転現象が生じ
る。この反転現象を避け、Ｓ／Ｎを更に改善する方法と
して非線形エンファシスが考案されている。この非線形
エンファシスは映像信号振幅が大振幅の時にはエンファ
シス量を小さく、小振幅の時にはエンファシス量を大き
くする方法であり、例えば文献：　ＮａｔｉｏｎａｌＴ
ｅｃｈｎｉｃａｌ　Ｒｅｐｏｒｔ　Ｖｏｌ、２５　Ｎｏ
、Ｉ　Ｐｅｂ、１９７９　’４時間記録ＶＨ８方式ＶＴ
Ｒの信号処理”に記載されている。この文献に記載され
た非線形エンファシス回路は第１５図に示すように、抵
抗Ｒ１１，Ｒ１２とコンデンサＣ１ｌ、　　Ｃ１２に非
線形素子としてのダイオードＤ　１１．　Ｄ　１２を組
合わせたものである。抵抗Ｒ１１，Ｒ１２、コンデンサ
Ｃ１１，Ｃ１２の値を同じ記号で表わし、またダイオー
ドＤｌｌ、　Ｄ１２の抵抗値をＲ１３とし、さらにＲ１
１−Ｃ１１−Ｒｌ２−　ＣＩ２に設定すると、伝達関数
Ｇｌ（Ｓ）は次式で表わされる。

ここで、入力信号振幅が大きい場合はダイオードＤｌｌ
、　　Ｄ１２が導通することにより、Ｇ　１（ｓ）＝　
Ｒ１２／　（Ｒ１１＋　Ｒ１２）　　　　−■となる。

また、入力信号振幅が小さい場合は、低周波領域では １！　ｉ　ｔａ　Ｇｌ（ｓ）＝　Ｒ１２／　（Ｒ１１＋
　Ｒ１２）　−■Ｓ→０ となり、高周波領域では Ｉ　ｉ　ｔｓ　Ｇｌ（ｓ）−１−■ Ｓ呻国 これら■〜■の場合の周波数特性を第１６図に示す。

一方、第１５図の非線形エンファシス回路と逆特性の非
線形ディエンファシス回路は、第１７図に示すように第
１５図の非線形エンファシス回路を利得Ａの十分大きい
増幅器の負帰還ループに挿入することによって実現され
る。この非線形ディエンファシス回路の伝達関数０２（
ｓ）はＧ　２（ｓ）＝　Ａ　／　　（１＋　Ｇ　１（ｓ
）１となり、Ａを十分大きくすれば Ｇ　２（ｓ）＋　１　／　Ｇ　１（ｓ）となる。

しかしながら、第１５図に示したような非線形エンファ
シス回路では、入力信号が微小レベルの領域（例えば−
２８ｄＢ以上）まで非線形エンファシス特性を得るため
には、微小レベル領域においてもダイオードの非線形領
域を利用できるように、入力信号レベルを予め増幅器に
よって十分に大きくしておく必要がある。この結果、本
来の信号振幅が大きい場合はエンファシス回路内の信号
振幅が過大となるため、ダイオードＤｌｌ、　Ｄ１２の
耐圧を大きくしなければならず、また電源電圧を大きく
しなければならない等の問題が生じる。

また、第１７図に示した非線形ディエンファシス回路で
は、増幅器の利得Ａが無限大であることが理想であるが
、利得Ａは実際は有限な値をとり、特に高い周波数にお
いて群遅延特性や周波数特性が劣化する。従って、第１
５図の非線形エンファシス回路と完全に逆特性の非線形
ディエンファシス特性は得られない。非線形エンファシ
ス特性と非線形ディエンファシス特性とが完全に逆特性
でないと、ＦＭｍ調後の再生映像信号にリンギングが生
じたり、波形特性が劣化する。この結果、特にＶＴＲに
おいてはダビングを繰返した場合の画質劣化が顕著にな
る。

（発明が解決しようとする課題） 上述したように、従来の非線形エンファシス・ディエン
ファシス回路では、入力信号の微小レベル領域までエン
ファシス特性を実現しようとすると、回路内の信号振幅
が過大となってダイオードの耐圧を高くしたり、電源電
圧を高くする必要があり、また高い周波数での群遅延特
性や周波数特性の劣化によってエンファシス回路とディ
エンファシス回路とを完全に逆の特性にすることができ
ず、信号の品質を損なうという問題があった。

本発明はこのような問題点を解決するためになされたも
ので、その目的は回路内の信号振幅を過大にすることな
く入力信号の微小レベル領域においても非線形エンファ
シス伊ディエンファシス特性が得られる非線形増幅回路
を提供することにある。

また、本発明の他の目的はこのような非線形増幅回路を
用い、互いに逆の特性が正確に得られる非線形エンファ
シス・ディエンファシス回路を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明に係る非線形増幅回路は第１に、入力端子からの
入力信号を受入する低域除去フィルタと、この低域除去
フィルタの出力信号を受入する増幅器と該増幅器の入出
力端１間に並列に接続された双方向性対数素子及び抵抗
からなる対数増幅器と、この対数増幅器の出力信号と前
記入力信号とを所定の極性関係をもって加算して出力信
号を生成し、該出力信号を出力端子へ送出する加算器と
を備えたことを特徴とする。

また、本発明に係る非線形増幅回路は第２に、低域除去
フィルタと、この低域除去フィルタの出力信号を受入す
る増幅器と該増幅器の入出力端間に並列に接続された双
方向性対数素子及び抵抗からなる対数増幅器と、この対
数増幅器の出力信号と入力端子からの入力信号とを所定
の極性関係をもって加算して出力信号を生成し、該出力
信号を前記低域除去フィルタ及び出力端子へ送出する加
算器とを備えたことを特徴とする。

ここで、双方向性対数素子は正負両方向において電圧−
電流特性が対数特性を有する素子である。

また、双方向性対数素子とともに増幅器に並列接続され
た抵抗は、信号の周波数が高く振幅が小さい領域におけ
る対数増幅器の利得を決定するためのものである。これ
らの非線形増幅回路は、いずれも加算器において対数増
幅器の出力信号と入力端子からの人力信号とを同一極性
で加算すれば非線形エンファシス回路となり、逆極性で
加算すれば非線形ディエンファシス回路となる。すなわ
ち、入力信号の周波数が低い時は、入力信号の振幅によ
らず低域除去フィルタ及び対数増幅器の経、路の出力電
圧はほぼ０となるため、加算器の出力には入力信号がほ
ぼそのままの振幅で現われるが、入力信号の周波数が高
い時は、低域除去フィルタ及び対数増幅器の経路の出力
電圧は人力信号電圧を対数変換した電圧となるため、加
算器の出力には入力信号の振幅を振幅が小さい程大きく
強調または減衰させた信号が得られる。

さらに、本発明に係る非線形エンファシス・ディエンフ
ァシス回路は、上述した二種の非線形増幅回路（前者を
第１の非線形増幅回路とし、後者を第２の非線形増幅回
路とする）のいずれか一方を非線形エンファシス回路と
して用い、他方を非線形ディエンファシス回路として用
いたことを特徴とする。この場合、第１の非線形増幅回
路においては入力端子から低域除去フィルタ及び対数増
幅器を経て加算器に至る信号経路中に遅延素子を挿入し
、この遅延素子の遅延時間と第２の非線形増幅回路にお
ける加算器の遅延時間とをほぼ同一にする。

また、このような非線形エンファシスφディエンファシ
ス回路を構成するに際し、第１及び第２の非線形増幅回
路における低域除去フィルタとして一つの低域除去フィ
ルタを共用し、対数増幅器も一つの対数増幅器を共用す
ることが望ましい。

（作　用） 本発明による非線形増幅回路では、対数素子が増幅器の
入出力端間に接続されているため、増幅器の利得がある
程度大きければ入力信号レベルを必要以上に大きくする
ことなく対数素子の非線形領域を有効に利用でき、エン
ファシス量を大きくとることが可能となる。しかも、回
路内の信号振幅が過大になることがなく、対数素子の耐
圧や電源電圧を低くすることが可能となる。

また、本発明では非線形エンファシス回路と非線形ディ
エンファシス回路が共に低域除去フィルタ及び対数増幅
器の経路を経た信号と入力信号とを加算して出力信号を
得る構成であるため、非線形エンファシス回路を増幅器
の負帰還ループに挿入して非線形ディエンファシス回路
を実現する方法と異なり、非線形エンファシス・ディエ
ンファシス特性を互いに逆特性にするための条件として
増幅器の利得が無限大であることが要求されず、正確に
逆特性の非線形エンファシス・ディエンファシス特性が
得られる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例に係る非線形増幅回路である
。同図において、入力端子１１から供給される入力信号
Ｘ　（ｓ）は低域除去フィルタ１２（；より直流成分を
始めとする低域成分が除去された後、増幅器１３の入出
力端間に双方向性対数素子１４及び抵抗１５を並列に接
続した対数増幅器１６に入力される。対数増幅器１６の
出力信号は加算器１７に入力され、入力信号Ｘ　（ｓ）
と所定の極性関係で加算される。この加算器１７の出力
信号Ｙ　（ｓ）が出力端子１８に導かれる。

第２図は双方向性対数素子１４の具体例であり、同図（
ａ）は２つのダイオードを逆並列に接続した例、同図（
ｂ）はコレクタ・ベース間が接続されたいわゆるダイオ
ード接続の２つのトランジスタを逆並列に接続した例、
同図（Ｃ）はベースを接地電位にした２つのトランジス
タを逆並列に接続した例である。その他、トランジスタ
のベース電位を制御して温度補償を施すようにしたもの
など種々の構成が考えられる。

第１図の非線形増幅回路を非線形エンファシス回路とし
て用いる場合は、加算器１７において対数増幅器１６の
出力信号と入力信号Ｘ　（ｓ）を同一極性で加算すれば
よい。この場合、低域除去フィルタ１２と対数増幅器１
６の総合の伝達特性をＨ（ｓ）とし、入力信号Ｘ　（ｓ
）及び出力信号Ｙ　（ｓ）をそれぞれＸ　１（ｓ）、　
Ｙ　１（ｓ）とおけば、Ｙｌ（ｓ）＝　（１＋Ｈ（ｓ）
　ｌ　　−Ｘｌ（ｓ）　　　・・−（Ｌ）となり、その
特性は第３図に示すようになる。

一方、第１図の非線形増幅回路を非線形ディエンファシ
ス回路として用いる場合は、加算器１°７において対数
増幅器１６の出力信号と入力信号Ｘ　（ｓ）を逆極性で
加算すればよい。この場合、入力信号Ｘ　（ｓ）及び出
力信号Ｙ　（ｓ）をそれぞれＸ　２（ｓ）、　Ｙ　２（
ｓ）とおけば、Ｙ２（ｓ）−（１−Ｈ（ｓ））−Ｘ２（
ｓ）　　　−Ｃ２＞となり、その特性は第４図に示すよ
うになる。

第５図は第１図をより具体的に示したもので、低域除去
フィルタ１２はコンデンサ５１と抵抗５２の直列回路か
らなる。また、増幅器１３は反転増幅器であり、非反転
入力端子は接地され、反転入内端子と出力端子との間に
対数素子１４と抵抗１５が゛並列に接続されている。こ
の場合、増幅器１３の反転入力端子は仮想接地状態とな
る。なお、反転増幅器１３と対数素子１４を内蔵した対
数増幅器ＩＣとして例えばＯＢ＋　２９２０が知られて
いる。

第６図は第５図の非線形増幅回路の動作を説明するため
の図であり、コンデンサ５１の値をＣとし、抵抗５２の
値をＲ１とすると、低域除去フィルタ１２のインピーダ
ンスＺｌ（ｓ）は次式で表わされる。

となる。但し、Ｖ　ｅ（ｓ）は増幅器１３の反転入力端
子における誤差電圧である。

また、抵抗１５に流れる電流Ｉ２は、増幅器１３の出力
電圧をＶ　（ｓ）とすると、さらに、双方向対数素子１
４の抵抗値をＲｄとすると、 ここで、対数素子１４と抵抗１５との並列合成インピー
ダンスを２２（ｓ）とおくと、入力端子１１にＸ　（ｓ
）なる人力信号が人力された時、コンデンサ５１と抵抗
５２に流れる電流■１（Ｓ）は、 すなわち また、増幅器１３の入力端子は高インピーダンスであり
、その入力電流は無視できるから、Ｉ　１（ｓ）＋１２
（ｓ）＋　１３（ｓ）＝　０増幅器１３の利得を−にと
すると、 Ｖ　（ｓ）　−−Ｋ　−Ｖｅ（ｓ） 式（８）　（９）より ・・・　（９） ここで、増幅器１３の利得−Ｋを十分大きくとると、 ２−Ｒｄ 式（５）、（６）より Ｒ２−１２（ｓ）−Ｒｄ　　−１３（ｓ）　　　　　　
　−（１２）であり、例えば前記ＯＥＩ　２９２０の場
合は入力電流１３（ｓ）と出力電圧は第７図に示す特性
を有し、ｌ３（ｓ）、Ｒｄの関係は一意に定まる。また
、式（１２）より１２（ｓ）も−意に定まる。従って、
対数増幅器１６の出力電圧Ｖ　（Ｓ）は、 （ａ）入力信号の周波数が低い時は、ｓ−０であるため Ｖ　（ｓ）　　”＝　０　　　　　　　　　　　　　　
　　・・・（１３）（ｂ）入力信号の周波数が高く、小
振幅の時は、Ｓ−＋閃、Ｒｄ−■であるため、 （ｃ）入力信号の周波数が高く、大振幅の時は、Ｓ→■
、Ｒｄ→０であるため、 となる。

従って、高い周波数では第８図に示すように入力信号が
小振幅の時は利得が高く、大振幅の時は利得が低くなる
非線形エンファシス特性を得られる。また、この図から
明らかなように、入力信号振幅が一４０ｄＢ程度と極め
て小振幅の領域まで非線形エンファシス特性が得られて
いる。

ここで、対数素子１４は増幅器１３の入出力端間に接続
されており、入力信号振幅が小さい場合でも両端の電位
差は大きいから、ダイオードまたはトランジスタは容易
にオン状態になる。従って入力信号振幅を従来のように
必要以上に大きくしなくとも、対数素子１４の非線形領
域を利用することができるので、非線形増幅回路内の低
電圧化が図られることになり、対数素子１４を構成する
ダイオードやトランジスタの耐圧が低くてよく、また増
幅器１３の電源電圧も低くて済む。

第９図は第１図の非線形増幅回路を具体化した他の例で
あり、低域除去フィルタ１２は入力端子１１とグラウン
ド間に直列接続されたコンデンサ６１と抵抗６２からな
り、コンデンサ６１と抵抗６２との接続点が増幅器１３
の非反転入力端子に接続されている。さらに、増幅器１
３の反転入力端子とグラウンド間に抵抗６３が接続され
ている。

抵抗６３は抵抗１５と共に対数増幅器６の利得を決定す
るものである。第５図に示した非線形増幅回路では、低
域除去フィルタ１２の出力信号が電流信号として増幅器
１３に与えられ、増幅器１３で電流−電圧変換されるの
に対し、第９図の非線形増幅回路では低域除去フィルタ
１２の出力信号が電圧信号として増幅器３に与えられる
点が基本的に異なるだけで、作用効果は同等である。

第１０図に本発明の他の実施例に係る非線形増幅回路を
示す。同図において、低域除去フィルタ２２と、増幅器
２３．双方向対数素子２４．抵抗２５からなる対数増幅
器２６、及び加算器２７は、第１図における低域除去フ
ィルタ１２と、増幅器１３、双方向対数素子１４．抵抗
１５からなる対数増幅器１６及び加算器１７と同じもの
である。

この実施例では入力端子２１から供給される入力信号Ｅ
　（ｓ）は加算器２７の一方の入力端に与えられ、対数
増幅器２６の出力信号と所定の極性関係をもって加算さ
れる。そして、この加算器２７の出力信号Ｆ　（ｓ）が
出力端子２８に導かれるとともに、低域除去フィルタ２
２に入力される。低域除去フィルタ２２の出力信号は対
数増幅器２６に入力される。

第１０図の非線形増幅回路を非線形ディエンファシス回
路として用いる場合は、加算器２７において対数増幅器
２６の出力信号と入力信号Ｅ　（ｓ）を逆極性で加算す
ればよい。この場合、第１図と同様に低域除去フィルタ
２２と対数増幅器２６の総合の伝達特性をＨ（ｓ）とし
、入力信号Ｅ　（ｓ）及び出力信号Ｆ　（ｓ）をそれぞ
れＥ　１（ｓ）、　　Ｆ　１（ｓ）とおけば、 Ｆ　　Ｌ（ｓ）　−Ｅ　　１（ｓ）　−Ｈ（ｓ）　　　
参　Ｆ　　１（ｓ）　　　　　−（１６）より、 となり、その特性はほぼ第４図と同様になる。

ここで、第１図の非線形増幅回路を非線形エンファシス
回路として用い、第１０図の非線形増幅回路を非線形デ
ィエンファシス回路として用いた場合を考える。この場
合、第１図の構成による非線形エンファシス回路の出力
信号Ｙｌ（ｓ）と、第１０図の構成による非線形ディエ
ンファシス回路の入力信号Ｅｌ（ｓ）とは等しいとしく
Ｅｌ（ｓ）−Ｙｌ（ｓ））　、式（Ｌ）を式（１７）に
代入すると、−Ｘ　１（ｓ）　　　　　　　　　　　　
　　　　・・・（１８）となり、非線形エンファシス回
路の入力信号Ｘ１（ｓ）と、非線形ディエンファシス回
路の出力信号Ｆ　１（ｓ）とは一致する。すなわち、非
線形エンファシスと非線形ディエンファシスとの特性を
完全に逆特性にすることができる。

一方、第１０図の非線形増幅回路を非線形エンファシス
回路として用いる場合は、加算器２７において対数増幅
器２６の出力信号と入力信号Ｅ　（ｓ）を同一極性で加
算すればよい。この場合、入力信号Ｅ　（ｓ）及び出力
信号Ｆ　（ｓ）をそれぞれＥ　２（ｓ）、　　Ｆ　２（
ｓ）とおけば、Ｆ　２（ｓ）　−Ｅ　２（ｓ）＋　Ｈ（
ｓ）　・Ｆ　２（ｓ）　　　−（１９）より、 となり、その特性はほぼ第３図と同様になる。

ここで、第１０図の非線形増幅回路を非線形エンファシ
ス回路として用い、第１図の非線形増幅回路を非線形デ
ィエンファシス回路として用いた場合を考える。この場
合、第１０図の構成による非線形エンファシス回路の出
力信号Ｆ　２（ｓ）と、第１図の構成による非線形ディ
エンファシス回路の人力信号Ｘ２（ｓ）とは等しいとし
く　Ｆ　２（ｓ）　−Ｘ　２（ｓ））　、式（２）に式
（２０）を代入すると、−Ｅ２（ｓ） ・・・（２１） となり、非線形エンファシス回路の入力信号Ｅ　２（ｓ
）と、非線形ディエンファシス回路の出力信号Ｙ２（Ｓ
）とは一致する。すなわち、非線形エンファシスと非線
形ディエンファシスとの特性を完全に逆特性にすること
ができる。

以上の説明では回路内の遅延時間を無視したが、実際に
は遅延が存在するので、伝達関数は上記と少し異なって
くる。第１１図は第１図の非線形増幅回路における対数
増幅器１６と加算器１７との間に遅延補償のための遅延
素子１９を挿入したものである。なお、遅延素子１９の
位置はこれに限られず、入力端子１１から低域除去フィ
ルタ１２及び対数増幅器１６を経て加算器１７に至る信
号経路中であればどこでもよい。

ここで、第１１図の非線形増幅回路を非線形！ンファシ
ス回路として用い、第１０図の非線形増幅回路を非線形
ディエンファシス回路として用いた場合を考える。今、
第１２図に示すように、第１１図における低域除去フィ
ルタ１２と対数増幅器１６の部分の伝達関数をＨ（ｓ）
、遅延時間をτ■、加算器１７の遅延時間をτ２、遅延
素子１９の遅延時間をτ３とすると、 （Ｘ（ｓ）＋Ｈ（ｓ）・ｅ”ｓ”・Ｘ（ｓ）ｌｅ　　　
　−Ｙ（ｓ）、ｅ　　　　　　　−τ２Ｓ （１＋Ｈ（ｓ）　・ｅ　　”’　＋ｒ３”）　ｅ−７２
’　・Ｘ（ｓ）　−Ｙ（ｓ）　−（２２）また、第１３
図に示すように第１０図における低域除去フィルタ２２
と対数増幅器２６の部分の伝達関数をＨ（ｓ）、遅延時
間をτ１１加算器２７の遅延時間をτ２とすると、 一τｉｓ　　　　　　　−τ２Ｓ （Ｙ（ｓ）　−Ｈ（ｓ）　・ｅ　　　　　−Ｚ（ｓ）ｌ
　ｅ　　　　　−Ｚ（ｓ）−τｌｓ　　　　τ２ｓ Ｙ（ｓ）　＝　（Ｈ（ｓ）　・ｅ　　　　　＋ｅ　　　
　）　Ｚ（ｓ）式（２３）に式（２２）を代入して、 式（２４）から明らかなように、第１１図の構成による
非線形エンファシス回路と第１０図の構成による非線形
ディエンファシス回路の総合の遅延時間は加算器１７．
２７の合計の遅延時間２τ２である。また、式（２４）
の右辺第１項に注目すれば明らかなように、τ３−τ２
、すなわち加算器２７の遅延時間と遅延素子１９の遅延
時間を等しくすれば、非線形ディエンファシス回路の出
力信号Ｚ　（ｓ）は、非線形エンファシス回路の入力信
号Ｘ　（Ｓ）を単に遅延したものとなり、これは非線形
エンファシス回路と非線形ディエンファシス回路とが完
全に逆特性であることを示している。

このように第１図に遅延素子１９を追加した第１１図の
非線形増幅回路を非線形エンファシス回路として用い、
第１０図に示した非線形増幅回路を非線形ディエンファ
シス回路として用いることにより、回路内の遅延を考慮
してもエンファシス特性とディエンファシス特性とを完
全に逆特性にすることができる。

なお、上記と逆に第１０図の回路を非線形エンファシス
回路として用い、第１１図の回路を非線形ディエンファ
シス回路として用いた場合も同様の効果が得られること
はいうまでもない。

ところで、第１２図における低域除去フィルタ１２と対
数増幅器１６の総合の遅延時間τ１は、入力信号の最高
周波数成分の半周期より短いことが望ましい。第１２図
において遅延素子１９の遅延時間τ３−０として考える
。今、入力端子１１に入力信号（例えば映像信号）の最
高周波数ｆｓの成分が入力されたとする。低域除去フィ
ルタ１２と対数増幅器１６の総合利得を１とし、加算器
１７の加算比率を１＝１とすると、時間の関数で表わし
た出力信号ｙ　（ｔ）は、 ｙ（ｔ）＝ｓｌｎ（２πｆｍ　ｔ）＋５ｉｎ１２πｆａ
ｒ（ｔ　＋ｒｌ）１・・・（２５） 入力信号の最高周波数成分の周期ＴＩは、Ｔｎ　−１／
ｆｍ　　　　　　　　　　　・・・（２Ｂ）ここで、周
期ＴＩｌの１／２がｒｌに等しいとすると、 τｌ■Ｔｓ＋／２ ＝　１　／　２　ｆ　ｔｐ　　　　　　　　　　　・・
・（２７）式（２７）を式（２５）に代入すると、）’
（ｔ）　−５ｉｎ（２πｆｔｓ　ｔ）　＋５１ｎ（２ｚ
　ｆｍ　ｔ　＋π）−ｓｉｎ（２πｆ　ｔｘ　ｔ　）−
ｓｉｎ（２πｆ＠　ｔ）−〇 となり、入力信号を伝送できなくなる。

ｒｌ＞１／２ｆｏ＋にすれば、ｙ（ｔ）−０にはならず
、入力信号を正しく伝送することができる。

一方、第１０図の構成においては、低域除去フィルタ２
２と対数増幅器２６及び加算器２７の総合の遅延時間を
入力信号の最高周波数成分の半周期より短くすればよい
。

ところで、第１０図及び第１１図の非線形増幅回路を比
較すると明らかなように、両回路では構成要素として低
域除去フィルタ、対数増幅器及び加算器がいずれも使用
されているので、これらの一部または全部を共用するこ
とができる。

第１４図は第１０図における低域除去フィルタ１１．２
１及び対数増幅器１６．２６としてそれぞれ一つの低域
除去フィルタ及び対数増幅器を共用した非線形エンファ
シス・ディエンファシス回路の構成を示したもので、エ
ンファシス回路の入出力端子は１１．１８であり、ディ
エンファシス回路の入出力端子は２１．２８である。こ
こで、切換えスイッチ３１．３２を実線で示す側に接続
した時は、低域除去フィルタ及び対数増幅器はエンファ
シス回路に使用され、切換えスイッチ３１゜３２を破線
で示す側に接続した時は、低域除去フィルタ及び対数増
幅器はディエンファシス回路に使用される。

このように低域除去フィルタ及び対数増幅器をエンファ
シス回路とディエンファシス回路とで共用することによ
り、非線形エンファシス・ディエンファシス回路全体の
構成を簡単にでき、コスト面で有利となる。また、低域
除去フィルタ及び対数増幅器を両回路で別々に設けた場
合の特性差を考慮する必要がなく、エンファシス・ディ
エンファシスの特性をより完全に逆特性にすることがで
きる。

第１４図では非線形エンファシス回路に第１１図の回路
を用い、非線形ディエンファシス回路に第１０図の回路
を用いたが、逆に非線形エンファシス回路に第１０図の
回路を用い、非線形ディエンファシス回路に第１１図の
回路を用いた場合でも、低域除去フィルタ及び対数増幅
器を共用することができる。

その他、本発明は要旨を逸脱しない範囲で種々変形して
実施することができる。

［発明の効果］ 本発明による非線形増幅回路は、入力信号と低域除去フ
ィルタ及び対数増幅器を通した入力信号または出力信号
とを所定の極性関係をもって加算して出力信号とする構
成としたことにより、入力信号レベルを必要以上に大き
くすることなく、入力信号が極めて微小な振幅の領域か
ら非線形増幅動作を得ることができる。従って、Ｓ／Ｎ
改善効果を高めるべくエンファシス量（デイエンフアシ
スｆ：ｋ）を大きくしても回路内の信号振幅が過大とな
るおそれがなく、対数素子の耐圧及び電源電圧を低くす
ることが可能となる。

さらに、本発明による非線形エンファシス・ディエンフ
ァシス回路では、入力信号を低域除去フィルタ及び対数
増幅器の経路に導くフィードフォワード構成からなり、
入力端子から低域除去フィルタ及び対数増幅器を経て加
算器に至る経路中に遅延素子を挿入した第１の非線形増
幅回路と、出力信号を低域除去フィルタ及び対数増幅器
の経路に導くフィードバック構成からなり、加算器の遅
延時間が第１の非線形増幅回路における遅延素子の遅延
時間とほぼ同一である第２の非線形増幅回路のいずれか
一方を非線形エンファシス回路として用い、他方を非線
形ディエンファシス回路として用いることにより、非線
形ディエンファシス回路と非線形ディエンファシス回路
の特性とを正確に逆特性にすることができる。従って、
非線形ディエンファシス・ディエンファシス特性の不適
合による信号品質の劣化を防ぐことができ、特にＶＴＲ
の場合は複数回にわたるダビングに際しても画質劣化を
最小限にとどめることが可能となる。

さらに、非線形エンファシス回路と非線形ディエンファ
シス回路とで低域除去フィルタ及び対数増幅器を共用す
ることにより、回路構成を簡単にしてコストの低減を図
ることができると同時に、これら低域除去フィルタ及び
対数増幅器の特性の不均一によりエンファシス特性とデ
ィエンファシス特性との対称性が損われることがなくな
り、さらに良好な非線形エンファシス・ディエンファシ
ス特性が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る非線形増幅回路の構成
を示す図、第２図は双方向性対数素子の具体例を示す図
、第３図は本発明に基づく非線形エンファシス回路の特
性図、第４図は本発明に基づく非線形ディエンファシス
回路の特性図、第５図は第１図をより具体化した例を示
す図、第６図は第５図の動作を説明するための図、第７
図は公知の対数増幅器の特性を示す図、第８図は本実施
例における対数増幅器の特性を示す図、第９図は第１図
をより具体化した他の例を示す図、第１０図は本発明の
他の実施例に係る非線形増幅回路の構成を示す図、第１
１図は本発明のさらに別の実施例に係る非線形増幅回路
の構成を示す図、第１２図は第１１図の等価回路図、第
１３図は第１０図の等価回路図、第１４図は本発明の実
施例に係る非線形エンファシス争ディエンファシス回路
の構成を示す図、第１５図は従来の非線形エンファシス
回路の構成を示す図、第１６は図はその特性を示す図、
第１７図は従来の非線形ディエンファシス回路の構成を
示す図である。 １１・・・入力端子（第１の入力端子）、１２・・・低
域除去フィルタ（第１の低域除去フィルタ）１３・・・
増幅器、１４・・・双方向性対数素子、１５・・・抵抗
、１６・・・対数増幅器（第１の対数増幅器）、１７・
・・加算器（第１の加算器）、１８・・・出力端子（第
１の出力端子）、１９・・・遅延素子、２１・・・入力
端子（第２の入力端子）、２２・・・低域除去フィルタ
（第２の低域除去フィルタ）、２３・・・増幅器、２４
・・・双方向性対数素子、２５・・・抵抗、２６・・・
対数増幅器（第２の対数増幅器）、２７・・・加算器（
第２の加算器）、２８・・・出力端子（第２の出力端子
）。 ｔμ５０ 出願人代理人　弁理士　鈴江武彦 第６図

Claims (4)

【特許請求の範囲】
1. （１）入力端子からの入力信号を受入する低域除去フィ
   ルタと、この低域除去フィルタの出力信号を受入する増
   幅器と該増幅器の入出力端間に並列に接続された双方向
   性対数素子及び抵抗からなる対数増幅器と、この対数増
   幅器の出力信号と前記入力信号とを所定の極性関係をも
   って加算して出力信号を生成し、該出力信号を出力端子
   へ送出する加算器とを備えたことを特徴とする非線形増
   幅回路。
2. （２）低域除去フィルタと、この低域除去フィルタの出
   力信号を受入する増幅器と該増幅器の入出力端間に並列
   に接続された双方向性対数素子及び抵抗からなる対数増
   幅器と、この対数増幅器の出力信号と入力端子からの入
   力信号とを所定の極性関係をもって加算して出力信号を
   生成し、該出力信号を前記低域除去フィルタ及び出力端
   子へ送出する加算器とを備えたことを特徴とする非線形
   増幅回路。
3. （３）第１の入力端子からの入力信号を受入する第１の
   低域除去フィルタと、この第１の低域除去フィルタの出
   力信号を受入する増幅器と該増幅器の入出力端間に並列
   に接続された双方向性対数素子及び抵抗からなる第１の
   対数増幅器と、この第１の対数増幅器の出力信号と前記
   入力信号とを所定の極性関係をもって加算して出力信号
   を生成し、該出力信号を第１の出力端子へ送出する第１
   の加算器と、前記第１の入力端子から第１の低域除去フ
   ィルタ及び第１の対数増幅器を経て第１の加算器に至る
   信号経路中に挿入された遅延素子とを有する第１の非線
   形増幅回路と、 第２の低域除去フィルタと、この第２の低域除去フィル
   タの出力信号を受入する増幅器と該増幅器の入出力端間
   に並列に接続された双方向性対数素子及び抵抗からなる
   第２の対数増幅器と、この第２の対数増幅器の出力信号
   と第２の入力端子からの入力信号とを所定の極性関係を
   もって加算して出力信号を生成し、該出力信号を前記第
   ２の低域除去フィルタ及び第２の出力端子へ送出する前
   記遅延素子とほぼ同一遅延時間の第２の加算器とを有す
   る第２の非線形増幅回路とを備え、 第１及び第２の非線形増幅回路の一方を非線形エンファ
   シス回路として用い、他方を非線形ディエンファシス回
   路として用いたことを特徴とする非線形エンファシス・
   ディエンファシス回路。
4. （４）第１及び第２の低域除去フィルタとして一つの低
   域除去フィルタを共用し、第１及び第２の対数増幅器と
   して一つの対数増幅器を共用したことを特徴とする請求
   項３記載の非線形エンファシス・ディエンファシス回路
   。