JPH0213993B2 - - Google Patents
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- JPH0213993B2 JPH0213993B2 JP58114505A JP11450583A JPH0213993B2 JP H0213993 B2 JPH0213993 B2 JP H0213993B2 JP 58114505 A JP58114505 A JP 58114505A JP 11450583 A JP11450583 A JP 11450583A JP H0213993 B2 JPH0213993 B2 JP H0213993B2
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- signal
- circuit
- switch
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- memory circuit
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- 230000015654 memory Effects 0.000 claims description 59
- 230000005540 biological transmission Effects 0.000 claims description 38
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/923—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback using preemphasis of the signal before modulation and deemphasis of the signal after demodulation
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Television Systems (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、映像信号を群遅延−周波数特性を平
坦に保ちながら、所望の振幅−周波数特性をもつ
信号に変換するエンフアシス装置に関するもので
ある。
坦に保ちながら、所望の振幅−周波数特性をもつ
信号に変換するエンフアシス装置に関するもので
ある。
従来例の構成とその問題点
映像信号を記録・再生するビデオテープレコー
ダなどにおいては、周波数変調して記録する方式
が一般的である。周波数変復調系では、FM伝送
路のノイズをホワイトノイズとすると、復調され
た信号に加わるノイズは周波数の増加に伴つてノ
イズレベルも増加する、いわゆる三角ノイズ特性
を示す。これを軽減するため、周波数変調する前
に、入力された信号の中、高域のレベルを増大さ
せ（いわゆるエンフアシスをかけて、周波数偏移
幅を増大させる）、周波数復調後に、中・高域の
レベルを低下させる（いわゆるデイ・エンフアシ
ス）信号処理を行つている。しかし、FM伝送路
の帯域については、電磁変換系などにより帯域制
限を受けるため、エンフアシス量による周波数偏
移幅の増大限度があり、それにより、再生された
信号のSN比が制限されるという問題があつた。
ダなどにおいては、周波数変調して記録する方式
が一般的である。周波数変復調系では、FM伝送
路のノイズをホワイトノイズとすると、復調され
た信号に加わるノイズは周波数の増加に伴つてノ
イズレベルも増加する、いわゆる三角ノイズ特性
を示す。これを軽減するため、周波数変調する前
に、入力された信号の中、高域のレベルを増大さ
せ（いわゆるエンフアシスをかけて、周波数偏移
幅を増大させる）、周波数復調後に、中・高域の
レベルを低下させる（いわゆるデイ・エンフアシ
ス）信号処理を行つている。しかし、FM伝送路
の帯域については、電磁変換系などにより帯域制
限を受けるため、エンフアシス量による周波数偏
移幅の増大限度があり、それにより、再生された
信号のSN比が制限されるという問題があつた。
なお、この問題は、ビデオテープレコーダのみ
ならず、衛生放送などのように、映像信号を周波
数変調して伝送する系すべてにおいて生じる問題
である。
ならず、衛生放送などのように、映像信号を周波
数変調して伝送する系すべてにおいて生じる問題
である。
発明の目的
本発明は、上述した従来の問題点を解決し、同
一のFM伝送路であれば、従来と同一の周波数偏
移幅でもつて、従来以上のエンフアシス量を使用
可能にするエンフアシス装置を提供することを目
的とするものである。
一のFM伝送路であれば、従来と同一の周波数偏
移幅でもつて、従来以上のエンフアシス量を使用
可能にするエンフアシス装置を提供することを目
的とするものである。
あるいは、従来と同一のエンフアシス量でもつ
て波形のピーク値が従来より大幅に低くなるエン
フアシス装置を提供することを目的とするもので
ある。
て波形のピーク値が従来より大幅に低くなるエン
フアシス装置を提供することを目的とするもので
ある。
さらには、プリシユートとオーバーシユートを
持つた任意の伝達特性を有するエンフアシス装置
を提供することを目的とするものである。
持つた任意の伝達特性を有するエンフアシス装置
を提供することを目的とするものである。
発明の構成
上記目的を解決するために本発明のエンフアシ
ス装置は、映像信号を入力しこの入力した信号を
伝達特性Ｇで決定される周波数特性により伝達す
る第１の伝送回路と、前記第１の伝送回路の出力
信号を外部からの制御信号によりｎ（ｎは任意の
正の整数）水平走査期間毎に切り換える第１のス
イツチと、前記制御信号によりｎ水平走査期間に
わたつて前記第１の伝送回路の出力信号を前記第
１のスイツチを介して順に入力し次のｎ水平走査
期間にわたつてこの入力された信号を逆の時系列
で順に出力する第１のメモリ回路と、前記制御信
号の逆位相信号によりｎ水平走査期間にわたつて
前記第１の伝送回路の出力信号を前記第１のスイ
ツチを介して順に入力し次のｎ水平走査期間にわ
たつてこの入力された信号を逆の時系列で順に出
力する第２のメモリ回路と、前記第１および第２
のメモリ回路の出力信号を前記第１のスイツチの
切り換えとは逆位相で切り換えて１系列の信号を
出力する第２のスイツチと、前記第２のスイツチ
の出力信号を前記伝達特性Ｇで決定される周波数
特性で伝達する第２の伝送回路と、前記第２の伝
送回路の出力信号を外部からの制御信号によりｎ
水平走査期間毎に切り換える第３のスイツチと、
前記制御信号によりｎ水平走査期間にわたつて前
記第２の伝送回路の出力信号を前記第３のスイツ
チを介して順に入力し次のｎ水平走査期間にわた
つてこの入力された信号を逆の時系列で順に出力
する第３のメモリ回路と、前記制御信号の逆位相
信号によりｎ水平走査期間にわたつて前記第２の
伝送回路の出力信号を前記第３のスイツチを介し
て順に入力し次のｎ水平走査期間にわたつてこの
入力された信号を逆の時系列で順に出力する第４
のメモリ回路と、前記第３および第４のメモリ回
路の出力信号を前記第３のスイツチの切り換えと
は逆位相で切り換えて１系列の信号を出力する第
４のスイツチとから構成されている。
ス装置は、映像信号を入力しこの入力した信号を
伝達特性Ｇで決定される周波数特性により伝達す
る第１の伝送回路と、前記第１の伝送回路の出力
信号を外部からの制御信号によりｎ（ｎは任意の
正の整数）水平走査期間毎に切り換える第１のス
イツチと、前記制御信号によりｎ水平走査期間に
わたつて前記第１の伝送回路の出力信号を前記第
１のスイツチを介して順に入力し次のｎ水平走査
期間にわたつてこの入力された信号を逆の時系列
で順に出力する第１のメモリ回路と、前記制御信
号の逆位相信号によりｎ水平走査期間にわたつて
前記第１の伝送回路の出力信号を前記第１のスイ
ツチを介して順に入力し次のｎ水平走査期間にわ
たつてこの入力された信号を逆の時系列で順に出
力する第２のメモリ回路と、前記第１および第２
のメモリ回路の出力信号を前記第１のスイツチの
切り換えとは逆位相で切り換えて１系列の信号を
出力する第２のスイツチと、前記第２のスイツチ
の出力信号を前記伝達特性Ｇで決定される周波数
特性で伝達する第２の伝送回路と、前記第２の伝
送回路の出力信号を外部からの制御信号によりｎ
水平走査期間毎に切り換える第３のスイツチと、
前記制御信号によりｎ水平走査期間にわたつて前
記第２の伝送回路の出力信号を前記第３のスイツ
チを介して順に入力し次のｎ水平走査期間にわた
つてこの入力された信号を逆の時系列で順に出力
する第３のメモリ回路と、前記制御信号の逆位相
信号によりｎ水平走査期間にわたつて前記第２の
伝送回路の出力信号を前記第３のスイツチを介し
て順に入力し次のｎ水平走査期間にわたつてこの
入力された信号を逆の時系列で順に出力する第４
のメモリ回路と、前記第３および第４のメモリ回
路の出力信号を前記第３のスイツチの切り換えと
は逆位相で切り換えて１系列の信号を出力する第
４のスイツチとから構成されている。
実施例の説明
以下、本発明の実施例について図面を参照して
説明する。なお、説明は、映像信号処理回路の一
例として、ビデオテープレコーダ（VTR）に用
いられるエンフアシス回路を用いて説明する。第
１図はVHS方式VTRなどに用いられている従来
例のエンフアシス回路である。第１図において入
力端子１に加えられた映像信号はエンフアシス回
路５０を経て出力端子５に出力される。エンフア
シス回路５０はコンデンサ（容量値C1）５１、
抵抗（抵抗値Rb）５２、抵抗（抵抗値Ra）５３
で構成されている。それらの値は、たとえば、 C1×Rb＝1.3μsec、Rb＋Ra／Ra＝５ に設定されている。
説明する。なお、説明は、映像信号処理回路の一
例として、ビデオテープレコーダ（VTR）に用
いられるエンフアシス回路を用いて説明する。第
１図はVHS方式VTRなどに用いられている従来
例のエンフアシス回路である。第１図において入
力端子１に加えられた映像信号はエンフアシス回
路５０を経て出力端子５に出力される。エンフア
シス回路５０はコンデンサ（容量値C1）５１、
抵抗（抵抗値Rb）５２、抵抗（抵抗値Ra）５３
で構成されている。それらの値は、たとえば、 C1×Rb＝1.3μsec、Rb＋Ra／Ra＝５ に設定されている。
このような回路に、第２図ａに示すような映像
信号が入力端子１に入力された場合、出力端子５
には第２図ｂに示すような信号が得られる。ビデ
オテープレコーダの場合、第２図ｂに示すような
信号を周波数変調して磁気テープ（図示せず）に
記録するのであるが、FM伝送路である電磁変換
系の周波数帯域に限度があるため、第２図ｂの破
線Ｓで示した所で信号をクリツプし、第２図ｃに
示すような信号にして、周波数変調する。あるい
は、エンフアシス回路５０の各部の定数を変更
し、たとえばエンフアシス量（＝Rb＋Ra／Ra）を 1/2に設定することにより、第２図ｄに示すよう
な信号にして周波数変調する。第２図ｃの場合
は、波形歪が生じるという問題点があり、第２図
ｄの場合には、エンフアシスの効果が1/2になり、
その分だけ再生信号のSN比が低下するという問
題がある。
信号が入力端子１に入力された場合、出力端子５
には第２図ｂに示すような信号が得られる。ビデ
オテープレコーダの場合、第２図ｂに示すような
信号を周波数変調して磁気テープ（図示せず）に
記録するのであるが、FM伝送路である電磁変換
系の周波数帯域に限度があるため、第２図ｂの破
線Ｓで示した所で信号をクリツプし、第２図ｃに
示すような信号にして、周波数変調する。あるい
は、エンフアシス回路５０の各部の定数を変更
し、たとえばエンフアシス量（＝Rb＋Ra／Ra）を 1/2に設定することにより、第２図ｄに示すよう
な信号にして周波数変調する。第２図ｃの場合
は、波形歪が生じるという問題点があり、第２図
ｄの場合には、エンフアシスの効果が1/2になり、
その分だけ再生信号のSN比が低下するという問
題がある。
第３図は、本発明のエンフアシス装置の一例を
用いたエンフアシス回路を示している。第３図に
おいて、入力端子１に加えられた映像信号は、伝
達関数Ｇである第１の伝送回路７に供給される。
用いたエンフアシス回路を示している。第３図に
おいて、入力端子１に加えられた映像信号は、伝
達関数Ｇである第１の伝送回路７に供給される。
なお伝送回路７の振幅−周波数特性は、本発明
による信号処理装置の振幅−周波数特性を決定づ
けるものである。伝送回路７の振幅−周波数特性
は任意のものでよいが、ここでは、エンフアシス
特性を持つものとする。第１の伝送回路７は第４
図に示すようなエンフアシス回路２２である。エ
ンフアシス回路２２は、コンデンサ（容量値C2）
２３、抵抗（抵抗値Rc）２４、抵抗（抵抗値
Rd）２５で構成されている。これらの値は、た
とえば、Rc＋Rd／Rd＝2.5に設定されている。
による信号処理装置の振幅−周波数特性を決定づ
けるものである。伝送回路７の振幅−周波数特性
は任意のものでよいが、ここでは、エンフアシス
特性を持つものとする。第１の伝送回路７は第４
図に示すようなエンフアシス回路２２である。エ
ンフアシス回路２２は、コンデンサ（容量値C2）
２３、抵抗（抵抗値Rc）２４、抵抗（抵抗値
Rd）２５で構成されている。これらの値は、た
とえば、Rc＋Rd／Rd＝2.5に設定されている。
このような回路は、第２図ａに示すような映像
信号が入力された場合、出力端には、第２図ｅに
示すような信号が得られる。
信号が入力された場合、出力端には、第２図ｅに
示すような信号が得られる。
一方、1H毎にレベルが反転する信号がCONT
端子１１５に加えられている。この信号は、たと
えば、入力された映像信号に含まれる水平同期信
号をフリツプフロツプ回路（図示せず）に入力す
ることにより得られる。このように、CONT端
子１５に供給された信号は、２系列に分けられ
る。一方の系列は、第１のスイツチ８の制御端子
２６および第１のメモリ回路９の制御端子２８に
加えられると共に、インバータ１７に反転され
て、第２のスイツチ１１の制御端子２７および、
第２のメモリ回路１０の制御端子２９に供給され
る。他方の系列は、たとえば２段のモノマルチバ
イブレータで構成される遅延回路１８を介し、第
３のスイツチ１４の制御端子３０および第３のメ
モリ回路１９の制御端子３２に供給されると共
に、インバータ２２で反転されて、第４のスイツ
チ２１の制御端子３１および第４のメモリ回路２
０の制御端子３３に供給される。なお、前記遅延
回路１８は、後述する第２の伝送回路１２の遅延
時間と一致するように設定されている。
端子１１５に加えられている。この信号は、たと
えば、入力された映像信号に含まれる水平同期信
号をフリツプフロツプ回路（図示せず）に入力す
ることにより得られる。このように、CONT端
子１５に供給された信号は、２系列に分けられ
る。一方の系列は、第１のスイツチ８の制御端子
２６および第１のメモリ回路９の制御端子２８に
加えられると共に、インバータ１７に反転され
て、第２のスイツチ１１の制御端子２７および、
第２のメモリ回路１０の制御端子２９に供給され
る。他方の系列は、たとえば２段のモノマルチバ
イブレータで構成される遅延回路１８を介し、第
３のスイツチ１４の制御端子３０および第３のメ
モリ回路１９の制御端子３２に供給されると共
に、インバータ２２で反転されて、第４のスイツ
チ２１の制御端子３１および第４のメモリ回路２
０の制御端子３３に供給される。なお、前記遅延
回路１８は、後述する第２の伝送回路１２の遅延
時間と一致するように設定されている。
ここで、第１の伝送回路７で処理された映像信
号は、第１のスイツチ８でもつて、１水平走査毎
（1H毎）に切換えられて、1H毎に第１のメモリ
回路９と第２のメモリ回路１０に入力される。第
１のメモリ回路９および第２のメモリ回路１０
は、たとえばアナログメモリで構成されており、
その記憶容量は1H分である。制御端子２８，２
９に加えられる制御信号がＨレベルの時は、上記
メモリ回路９および１０は、入力された信号を順
次記憶し、制御端子２８，２９に加えられる制御
信号がＬレベルの時は、上記メモリ回路９および
１０は、記憶した時系列とは逆の時系列で出力す
るものである。また、スイツチ８の可動片は、制
御端子２６に加えられる制御信号がＨレベルの時
には第１のメモリ回路９側に倒され、Ｌレベルの
時には第２のメモリ回路１０側に倒される。この
ような第１のメモリ回路９の出力波形は、第２図
ｆに示すように、入力波形〔第２図ｅ〕に対し、
Ｈを単位とした逆時系列を有する。第１のメモリ
回路９の出力信号と第２のメモリ回路１０の出力
信号とは第２のスイツチ１１に加えられる。第２
のスイツチ１１の可動片は、制御端子２７に加え
られる制御信号がＨレベルの時には、第１のメモ
リ回路９の出力端子に接続され、Ｌレベルの時に
は、第２のメモリ回路１０の出力端子に接続され
る。これにより、第２のスイツチ１１の出力端に
は、1Hを単位とした、入力信号とは時系列が逆
の連続信号が得られる。この時系列が逆の信号を
第１の伝送回路７と伝達関数Ｇが同一の第２の伝
送回路１２を介して、第３のスイツチ１４に供給
する。第３のスイツチ１４の入力信号波形を第２
図ｇに示す。この信号は、第３のスイツチ１４で
もつて、1H毎に切換えられて、第３のメモリ回
路１９と第４のメモリ回路２０とに入力される。
第３のメモリ回路１９と第４のメモリ回路２０と
の出力信号は、第４のスイツチ２１で1H毎に切
換えられ、連続した１系列の信号に変換される。
第３のメモリ回路１９および第４のメモリ回路２
０は、第１のメモリ回路９あるいは第２のメモリ
回路１０と同一の回路構成であり、制御端子３
２，３３に加えられる制御信号がＨレベルの時
は、上記メモリ回路１９および２０は、入力され
た信号を順次記憶し、制御端子３２，３３に加え
られる制御信号がＬレベルの時は、上記メモリ回
路１９および２０は、記憶した時系列とは逆の時
系列で出力するものである。
号は、第１のスイツチ８でもつて、１水平走査毎
（1H毎）に切換えられて、1H毎に第１のメモリ
回路９と第２のメモリ回路１０に入力される。第
１のメモリ回路９および第２のメモリ回路１０
は、たとえばアナログメモリで構成されており、
その記憶容量は1H分である。制御端子２８，２
９に加えられる制御信号がＨレベルの時は、上記
メモリ回路９および１０は、入力された信号を順
次記憶し、制御端子２８，２９に加えられる制御
信号がＬレベルの時は、上記メモリ回路９および
１０は、記憶した時系列とは逆の時系列で出力す
るものである。また、スイツチ８の可動片は、制
御端子２６に加えられる制御信号がＨレベルの時
には第１のメモリ回路９側に倒され、Ｌレベルの
時には第２のメモリ回路１０側に倒される。この
ような第１のメモリ回路９の出力波形は、第２図
ｆに示すように、入力波形〔第２図ｅ〕に対し、
Ｈを単位とした逆時系列を有する。第１のメモリ
回路９の出力信号と第２のメモリ回路１０の出力
信号とは第２のスイツチ１１に加えられる。第２
のスイツチ１１の可動片は、制御端子２７に加え
られる制御信号がＨレベルの時には、第１のメモ
リ回路９の出力端子に接続され、Ｌレベルの時に
は、第２のメモリ回路１０の出力端子に接続され
る。これにより、第２のスイツチ１１の出力端に
は、1Hを単位とした、入力信号とは時系列が逆
の連続信号が得られる。この時系列が逆の信号を
第１の伝送回路７と伝達関数Ｇが同一の第２の伝
送回路１２を介して、第３のスイツチ１４に供給
する。第３のスイツチ１４の入力信号波形を第２
図ｇに示す。この信号は、第３のスイツチ１４で
もつて、1H毎に切換えられて、第３のメモリ回
路１９と第４のメモリ回路２０とに入力される。
第３のメモリ回路１９と第４のメモリ回路２０と
の出力信号は、第４のスイツチ２１で1H毎に切
換えられ、連続した１系列の信号に変換される。
第３のメモリ回路１９および第４のメモリ回路２
０は、第１のメモリ回路９あるいは第２のメモリ
回路１０と同一の回路構成であり、制御端子３
２，３３に加えられる制御信号がＨレベルの時
は、上記メモリ回路１９および２０は、入力され
た信号を順次記憶し、制御端子３２，３３に加え
られる制御信号がＬレベルの時は、上記メモリ回
路１９および２０は、記憶した時系列とは逆の時
系列で出力するものである。
また、第３のスイツチ１４および第４のスイツ
チ２１の可動片は、制御端子３０および３１に加
えられる制御信号がＨレベルの時には、第３のメ
モリ回路１９側に倒され、Ｌレベルの時は第４の
メモリ回路２０側に倒される。
チ２１の可動片は、制御端子３０および３１に加
えられる制御信号がＨレベルの時には、第３のメ
モリ回路１９側に倒され、Ｌレベルの時は第４の
メモリ回路２０側に倒される。
このような信号処理を受けて、第４のスイツチ
２１に出力される信号の波形を第２図ｈに示す。
２１に出力される信号の波形を第２図ｈに示す。
第２図ｈに示す波形は、プリシユートとオーバ
ーシユートを有する波形となるため、エンフアシ
ス量は第１図に示す従来例と同一であるにもかか
わらず、そのピーク値は破線Ｓより低い波形が得
られる。
ーシユートを有する波形となるため、エンフアシ
ス量は第１図に示す従来例と同一であるにもかか
わらず、そのピーク値は破線Ｓより低い波形が得
られる。
ここで示したプリシユートとオーバーシユート
は、正確に対称な波形を示している。
は、正確に対称な波形を示している。
なお、上述した説明で、第１、第２、第３、お
よび第４のメモリ回路９，１０，１９，２０はア
ナログメモリ（たとえば、チヤージカツプルドデ
バイスなどのチヤージ・トランスフア・デバイ
ス）であるとしたが、各々のメモリ回路の入力端
にＡ／Ｄ変換器を持ち、出力端にＤ／Ａ変換器を
持ち、メモリとしては、フリツプフロツプ回路な
どで構成されるデイジタルメモリとしてもよい。
よび第４のメモリ回路９，１０，１９，２０はア
ナログメモリ（たとえば、チヤージカツプルドデ
バイスなどのチヤージ・トランスフア・デバイ
ス）であるとしたが、各々のメモリ回路の入力端
にＡ／Ｄ変換器を持ち、出力端にＤ／Ａ変換器を
持ち、メモリとしては、フリツプフロツプ回路な
どで構成されるデイジタルメモリとしてもよい。
さらには、入力端子１より前にＡ／Ｄ変換器を
持ち、第１、第２、第３、第４のメモリ回路９，
１０，１９，２０をフリツプフロツプ回路などで
構成されるデイジタルメモリで構成し、第１の伝
送回路７および第２の伝送回路１２をノン・リカ
ーシブル型デイジタルフイルタあるいはリカーシ
型デイジタルフイルタで構成し、出力端子５より
後にＤ／Ａ変換器を持つ構成としても、同様な動
作をする。
持ち、第１、第２、第３、第４のメモリ回路９，
１０，１９，２０をフリツプフロツプ回路などで
構成されるデイジタルメモリで構成し、第１の伝
送回路７および第２の伝送回路１２をノン・リカ
ーシブル型デイジタルフイルタあるいはリカーシ
型デイジタルフイルタで構成し、出力端子５より
後にＤ／Ａ変換器を持つ構成としても、同様な動
作をする。
また、上述した説明では、入力信号として映像
信号を用い、第１、第２、第３、第４のメモリ回
路９，１０，１９，２０あるいはCONT端子に
加えられる信号などをすべてＨを単位としたが、
入力映像信号によつてはそれらの単位をｎ×Ｈ
（但し、ｎは任意の正の整数）に設定してもさし
つかえない（これに伴つて、メモリ回路９，１
０，１９，２０の容量をｎ×Ｈとする）。
信号を用い、第１、第２、第３、第４のメモリ回
路９，１０，１９，２０あるいはCONT端子に
加えられる信号などをすべてＨを単位としたが、
入力映像信号によつてはそれらの単位をｎ×Ｈ
（但し、ｎは任意の正の整数）に設定してもさし
つかえない（これに伴つて、メモリ回路９，１
０，１９，２０の容量をｎ×Ｈとする）。
また、上述した説明では、第１および第２の伝
送回路７，１２をエンフアシス回路として説明し
たが、第２図ｈに示したように、プリシユート、
オーバーシユートを与える目的の回路を用いても
さしつかえない。
送回路７，１２をエンフアシス回路として説明し
たが、第２図ｈに示したように、プリシユート、
オーバーシユートを与える目的の回路を用いても
さしつかえない。
発明の効果
上述したように、本発明のエンフアシス装置
は、第１の伝送回路（前述の実施例の７に相当）
および第２の伝送回路（同１２に相当）の伝達特
性Ｇを任意に選ぶことにより、プリシユートおよ
びオーバーシユートを持つた任意の伝達特性を有
する信号処理装置を得られる。
は、第１の伝送回路（前述の実施例の７に相当）
および第２の伝送回路（同１２に相当）の伝達特
性Ｇを任意に選ぶことにより、プリシユートおよ
びオーバーシユートを持つた任意の伝達特性を有
する信号処理装置を得られる。
上述したように、本発明のエンフアシス装置を
周波数変復調系のエンフアシス回路として用いた
場合には、波形にプリシユートとオーバーシユー
トを持たせることにより、従来と同一のエンフア
シス量を有しかつ波形のピーク値が従来より大幅
に低くなるエンフアシス回路が実現でき、エンフ
アシス量を低下させることなく、周波数偏位幅を
従来より大幅に低下させることなどの効果が得ら
れるものである。
周波数変復調系のエンフアシス回路として用いた
場合には、波形にプリシユートとオーバーシユー
トを持たせることにより、従来と同一のエンフア
シス量を有しかつ波形のピーク値が従来より大幅
に低くなるエンフアシス回路が実現でき、エンフ
アシス量を低下させることなく、周波数偏位幅を
従来より大幅に低下させることなどの効果が得ら
れるものである。
あるいは、従来と同一の周波数偏位幅を用いる
とすれば、従来より以上のエンフアシスを加える
ことができ、再生された信号のSN比を向上させ
ることができるという効果が得られるものであ
る。
とすれば、従来より以上のエンフアシスを加える
ことができ、再生された信号のSN比を向上させ
ることができるという効果が得られるものであ
る。
第１図は従来のエンフアシス回路の一例を示す
結線図、第２図は信号波形図、第３図は本発明の
エンフアシス装置の一例を示した概略ブロツク
図、第４図は第３図における第１の伝送回路の回
路構成例を示した結線図である。 ７……第１の伝送回路、８……第１のスイツ
チ、９……第１のメモリ回路、１０……第２のメ
モリ回路、１１……第２のスイツチ、１２……第
２の伝送回路、１４……第３のスイツチ、１９…
…第３のメモリ回路、２０……第４のメモリ回
路、２１……第４のスイツチ。
結線図、第２図は信号波形図、第３図は本発明の
エンフアシス装置の一例を示した概略ブロツク
図、第４図は第３図における第１の伝送回路の回
路構成例を示した結線図である。 ７……第１の伝送回路、８……第１のスイツ
チ、９……第１のメモリ回路、１０……第２のメ
モリ回路、１１……第２のスイツチ、１２……第
２の伝送回路、１４……第３のスイツチ、１９…
…第３のメモリ回路、２０……第４のメモリ回
路、２１……第４のスイツチ。
１ エンフアシス回路とデイエンフアシス回路と
を具備し、前記エンフアシス回路は映像信号を入
力しこの入力した信号を伝達特性Ｇで決定される
周波数特性により伝達する第１の伝送回路と、前
記第１の伝送回路の出力信号を外部からの制御信
号によりｎ（ｎは任意の正の整数）水平走査期間
毎に切り換える第１のスイツチと、前記制御信号
によりｎ水平走査期間にわたつて前記第１の伝送
回路の出力信号を前記第１のスイツチを介して順
に入力し次のｎ水平走査期間にわたつてこの入力
された信号を逆の時系列で順に出力する第１のメ
モリ回路と、前記制御信号の逆位相信号によりｎ
水平走査期間にわたつて前記第１の伝送回路の出
力信号を前記第１のスイツチを介して順に入力し
次のｎ水平走査期間にわたつてこの入力された信
号を逆の時系列で順に出力する第２のメモリ回路
と、前記第１および第２のメモリ回路の出力信号
を前記第１のスイツチの切り換えとは逆位相で切
り換えて１系列の信号を出力する第２のスイツチ
と、前記第２のスイツチの出力信号を前記伝達特
性Ｇで決定される周波数特性で伝達する第２の伝
送回路とから構成され、前記デイエンフアシス回
路は前記第２の伝送回路の出力信号をもとに得ら
れた信号を入力しこの入力した信号を伝達特性
１／Ｇで決定される周波数特性により伝達する第
３の伝送回路と、前記第３の伝送回路の出力信号
を具備し、前記エンフアシス回路は映像信号を入
力しこの入力した信号を伝達特性Ｇで決定される
周波数特性により伝達する第１の伝送回路と、前
記第１の伝送回路の出力信号を外部からの制御信
号によりｎ（ｎは任意の正の整数）水平走査期間
毎に切り換える第１のスイツチと、前記制御信号
によりｎ水平走査期間にわたつて前記第１の伝送
回路の出力信号を前記第１のスイツチを介して順
に入力し次のｎ水平走査期間にわたつてこの入力
された信号を逆の時系列で順に出力する第１のメ
モリ回路と、前記制御信号の逆位相信号によりｎ
水平走査期間にわたつて前記第１の伝送回路の出
力信号を前記第１のスイツチを介して順に入力し
次のｎ水平走査期間にわたつてこの入力された信
号を逆の時系列で順に出力する第２のメモリ回路
と、前記第１および第２のメモリ回路の出力信号
を前記第１のスイツチの切り換えとは逆位相で切
り換えて１系列の信号を出力する第２のスイツチ
と、前記第２のスイツチの出力信号を前記伝達特
性Ｇで決定される周波数特性で伝達する第２の伝
送回路とから構成され、前記デイエンフアシス回
路は前記第２の伝送回路の出力信号をもとに得ら
れた信号を入力しこの入力した信号を伝達特性
１／Ｇで決定される周波数特性により伝達する第
３の伝送回路と、前記第３の伝送回路の出力信号
Claims (1)
- ３のメモリ回路と、前記制御信号の逆位相信号に
よりｎ水平走査期間にわたつて前記第２の伝送回
路の出力信号を前記第３のスイツチを介して順に
入力し次のｎ水平走査期間にわたつてこの入力さ
れた信号を逆の時系列で順に出力する第４のメモ
リ回路と、前記第３および第４のメモリ回路の出
力信号を前記第３のスイツチの切り換えとは逆位
相で切り換えて１系列の信号を出力する第４のス
イツチとを具備したエンフアシス装置。 ２ 第１、第２、第３、第４のスイツチの切り換
えタイミングおよび、第１、第２、第３、第４の
メモリ回路の入出力切り換えタイミングは映像信
号の水平同期信号を基準に行なわれることを特徴
とする特許請求の範囲第１項記載のエンフアシス
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114505A JPS607279A (ja) | 1983-06-24 | 1983-06-24 | エンファシス装置 |
| US06/615,243 US4611231A (en) | 1983-05-31 | 1984-05-30 | Signal processing apparatus for a video signal |
| DE8484303670T DE3484451D1 (de) | 1983-05-31 | 1984-05-31 | Signalverarbeitungsvorrichtung fuer ein videosignal. |
| EP84303670A EP0128707B1 (en) | 1983-05-31 | 1984-05-31 | Signal processing apparatus for a video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114505A JPS607279A (ja) | 1983-06-24 | 1983-06-24 | エンファシス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607279A JPS607279A (ja) | 1985-01-16 |
| JPH0213993B2 true JPH0213993B2 (ja) | 1990-04-05 |
Family
ID=14639430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114505A Granted JPS607279A (ja) | 1983-05-31 | 1983-06-24 | エンファシス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607279A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6256475A (ja) * | 1985-09-05 | 1987-03-12 | Daicel Chem Ind Ltd | ５−ハロピリジン−３−カルボキサミド化合物 |
| JPH0258410A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 信号処理方法とその装置 |
-
1983
- 1983-06-24 JP JP58114505A patent/JPS607279A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607279A (ja) | 1985-01-16 |
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